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컴퓨터(시스템) 구조 통합과정
한준탁 교수
한양대학교 대학원 전자계산학과 석사과정
동국대학교 대학원 컴퓨터공학과 박사졸업
한양대학교 대학원 전자계산학과 석사과정
동국대학교 대학원 컴퓨터공학과 박사졸업
서울교육대학교
세종대학교
현) 유니와이즈 전임교수
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총 15개 챕터, 43강으로 구성되어 있습니다.
| 제목 | 강의시간 | 상세내용 |
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| 1장. 컴퓨터 개요 | ||
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[1강] 컴퓨터 구성의 분류
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컴퓨터 구조 기초 및 하드웨어와 소프트웨어의 분류
• 하드웨어 구성 요소: CPU(산술논리연산·제어)의 데이터 처리 원리와 기억장치 계층 구조 기반의 보존·접근 체계 정리 • 소프트웨어 분류 체계: 시스템 소프트웨어(운영체제·언어번역)와 응용 소프트웨어의 기능적 정의 및 실행 환경 구분 • 컴퓨터 발전 및 유형: 프로그램 내장 방식의 역사적 의의와 데이터 형태·처리 능력·목적에 따른 시스템 분류 기준 제시 |
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[2강] 컴퓨터 정보의 표현과 저장
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컴퓨터 정보의 표현 단위와 진법 변환 원리 • 데이터 표현 단위: 비트(Bit)·바이트(Byte)·워드(Word) 등 정보 처리 최소 단위와 시스템별 데이터 처리 규격 정의 • 수의 진법 체계: 2·8·10·16진법의 기수법적 특징과 컴퓨터 내부의 수치 표현 방식 및 상호 관계 규명 • 진법 변환 원리: 지수 승 기반 연산, 나눗셈 나머지 역순 나열, 비트 그룹화를 통한 진법 간 상호 변환 절차 체계화 --- |
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| 2장. 데이터의 표현과 컴퓨터 연산 | ||
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[3강] 보수의 개념
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컴퓨터구조 보수의 개념과 2진수 뺄셈 연산 활용
• r진법 보수 체계: (r-1) 및 r의 보수 수식 일반화와 2진수 시스템의 1의 보수(비트 반전) 및 2의 보수(+1) 산출 원리 • 보수 기반 뺄셈 메커니즘: 감수의 보수 변환을 통한 가산기 중심 연산과 자리올림(Carry) 여부에 따른 결과값의 부호 및 수치 결정 절차 • 비트 구조 및 연산 효율: MSB(최상위 비트)·LSB(최하위 비트) 정의와 2의 보수 표준화를 통한 음수 표현 및 하드웨어 설계 단순화 기초 정립 |
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[4강] 데이터의 2진수 표현
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데이터의 2진수 표현: 정수와 소수의 변환 및 보수 체계
• 정수 표현 체계 및 보수법: MSB 기반 부호 결정 및 연산 효율 극대화를 위한 2의 보수 중심 음수 변환 절차 정립 • 수의 표현 범위와 비트 확장: 방식별 n비트 가용 범위 정의 및 부호 비트 복제를 통한 수치 데이터의 비트 수 증대 원리 분석 • 소수점 이하 진법 변환: 기수 2의 연속 곱셈을 통한 소수부 가치 추출 및 음의 지수 가중치를 활용한 10진수 환산 구조 도출 |
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[5강] 2진수의 연산
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2진수의 산술 및 논리 연산과 데이터 처리
• 2진수 산술 연산: 2의 보수 체계를 활용한 가감산 수행 및 오버플로우 발생 조건 정의 • 비트 응용 논리 연산: 마스크(AND)·세트(OR)·보수(XOR) 처리를 통한 특정 비트 제어 및 데이터 삽입·비교 • 데이터 시프트 연산: 산술·순환 이동의 메커니즘과 부호 비트 처리를 통한 데이터의 배수 및 분할 연산 원리 정리 |
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| 3장. 디지털 논리 | ||
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[6강] 논리 게이트
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컴퓨터구조 논리 게이트 및 범용 게이트 활용
• 기본 논리 게이트: AND·OR·NOT·Buffer 등 이진 정보 처리를 위한 부울 대수와 진리표 기반의 기초 동작 원리 정의 • 응용 논리 게이트: XOR·XNOR·NAND·NOR 게이트의 배타적 논리합 및 결과 반전 연산을 통한 복합 논리 체계 구성 • 범용 논리 게이트: NAND와 NOR 게이트를 활용한 기본 논리 기능의 대체 구현 및 디지털 회로 설계의 범용성 분석 |
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[7강] 부울 대수
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부울 대수의 기초 이론 및 논리식 표준형과 간소화
• 부울 대수 및 기본 법칙: 논리 회로 설계를 위한 교환·결합·분배 법칙 및 드모르강의 정리를 이용한 논리식 변환 및 연산 규칙 체계화 • 논리식 표준형(SOP·POS): 모든 입력 변수를 포함하는 최소항(Minterm)의 합과 최대항(Maxterm)의 곱을 활용한 구조적 논리 표현 방식 정리 • 논리식 간소화 및 최적화: 부울 대수 정리를 적용하여 복잡한 논리식을 최소 단위로 압축하고 회로 설계의 경제성 및 효율성 극대화 |
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[8강] 논리식의 간략화
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논리식의 간략화와 카르노 도표의 활용
• 카르노 도표의 구조: 2·3·4변수 입력 체계와 그레이 코드 순서 배치를 통한 논리식의 기하학적 시각화 및 구성 원리 • 그룹화 규칙과 인접성: $2^n$ 단위의 최대 그룹화 및 상하좌우 끝단이 연결되는 원통형 구조를 활용한 부울 대수 간략화 기법 • 무관 조건(Don't Care)과 최적화: X 표기 항의 전략적 그룹화와 고정 변수 추출을 통한 디지털 회로의 최소 논리식 도출 절차 |
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| 4장. 컴퓨터에 활용되는 디지털 논리회로 | ||
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[9강] 조합 논리회로의 개념 (1)
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조합 논리회로의 개념 및 가산기와 감산기 원리
• 조합 논리회로: 기억 소자 부재 및 현재 입력 기반의 출력 결정 구조와 논리 게이트 구성 원리 • 가산기 및 감산기: 반회로·전회로 구조의 논리식 산출과 1비트 및 다비트 단위의 합·차·자리올림 연산 기능 • 병렬 가감산기: XOR 게이트와 2의 보수 방식을 활용한 병렬 연산 확장 및 가산·감산 통합 제어 메커니즘 |
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[10강] 조합 논리회로의 개념 (2)
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조합 논리회로 비교기 인코더 디코더 멀티플렉서 패리티
• 논리 연산 및 비교 회로: 전감산기 부울 대수식 유도 및 비교기의 크기 판별(A=B, A≠B, A>B, A • 패리티 검증 및 오류 검출: 짝수·홀수 패리티 비트 생성 메커니즘을 활용한 전송 데이터의 신뢰성 확보 및 검증 절차 |
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[11강] 순차 논리회로의 개념 (1)
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순차 논리회로의 개념과 플립플롭의 종류 및 특성
• 순차 논리회로 구조: 조합논리회로와 기억소자(플립플롭) 결합 및 궤환(Feedback)을 통한 데이터 저장 및 시퀀셜 처리 원리 • 플립플롭 및 래치 개념: 1비트 정보를 저장하는 최소 기억 단위로서의 휘발성 소자 및 상태 유지 메커니즘 정리 • 플립플롭별 동작 특성: R-S(기본), D(지연/전달), J-K(불능 보완), T(토글) 등 입력을 통한 상태 전이 및 제어 방식 요약 |
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[12강] 순차 논리회로의 개념 (2)
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레지스터와 카운터의 구조 및 종류별 동작 원리
• 레지스터: 플립플롭 기반의 데이터 저장·이동 소자로 SISO/SIPO/PISO/PIPO 등 입출력 방식 구분 및 비트 이동을 통한 산술 연산 기능 수행 • 카운터: 클록 펄스 계수 회로로 동기식과 비동기식(리플) 구조를 통한 타이밍 신호 생성 및 비트 수 기반의 모듈로(mod) 상태 전이 구현 • 제어 논리 및 특수 구조: MUX를 활용한 데이터 경로 제어와 재순환·양방향 이동 및 링 카운터의 순환 논리 구조 정의 |
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| 5장. 컴퓨터 시스템의 구성과 기능 | ||
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[13강] 컴퓨터 분해를 통한 구성장치의 분석
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Summary Content: 컴퓨터 하드웨어 주요 구성 장치 분석 및 특징 요약
• 중앙처리장치(CPU) 구성: 산술·논리 연산장치(ALU), 제어장치, 레지스터의 데이터 처리 및 명령어 제어 기능 • 기억장치 계층 구조: RAM·ROM의 휘발성 유무 및 캐시 메모리·보조기억장치의 속도와 용량별 데이터 보관 체계 • 주변 장치 및 통신 인터페이스: 입출력 장치의 소프트·하드 카피 분류와 주회로 기판 및 USB·LAN 기반 연결 방식 |
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[14강] 컴퓨터의 구성 요소
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컴퓨터 구성 요소 하드웨어 소프트웨어 펌웨어 특징
• 시스템 구성 및 펌웨어: 하드웨어·소프트웨어의 상호작용과 시스템 효율성 확보를 위한 펌웨어의 미들웨어적 기능 및 ROM 저장 기반의 고속 처리 기술 • CPU 아키텍처 및 레지스터: ALU의 산술·논리·이동 연산 체계와 PC·IR·MAR·MBR 등 핵심 레지스터를 통한 명령어 주소 관리 및 데이터 처리 프로세스 • 제어장치 및 시스템 버스: 명령어 해독기·제어 메모리 기반의 실행 관리와 데이터·주소·제어 버스를 이용한 하드웨어 컴포넌트 간 정보 교환 및 신호 전달 구조 |
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[15강] 버스와 상호 연결. 컴퓨터 시스템의 기능과 동작
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버스와 상호 연결 및 컴퓨터 시스템의 기능과 동작
• 시스템 버스 분류: 주소(단방향), 데이터·제어(양방향) 버스의 기능적 구성 및 장치 간 상호 연결 메커니즘 • 입출력 장치 제어기: CPU와 주변장치 간 속도 불균형 해소를 위한 상태·데이터 레지스터의 구조와 기능 정의 • 명령어 사이클 및 레지스터 동작: 인출-실행 단계별 MAR, MBR, PC, IR, AC 레지스터의 데이터 흐름과 명령어 처리 절차 요약 |
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| 6장. 중앙처리장치의 조직과 기능 | ||
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[16강] CPU와 마이크로프로세서의 이해. CPU의 내부 구조
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CPU 내부 구조 및 마이크로프로세서 동작 원리
• 마이크로프로세서 및 머신 사이클: 폰 노이만 구조 기반의 명령어 인출·해독·실행·저장 4단계 과정과 클록 주파수 및 MIPS 중심의 성능 지표 정의 • CPU 내부 구성 요소 및 레지스터: ALU의 산술·논리 연산 및 상태 플래그 관리와 PC·IR·MAR·MBR·PSW 등 제어 및 상태 유지를 위한 핵심 레지스터 기능 체계화 • 스택 및 제어장치 구조: LIFO 방식의 PUSH·POP 데이터 처리 메커니즘과 연산 코드·피연산자 기반의 명령어 해독 및 내부 버스 제어 신호 송출 원리 요약 |
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[17강] CPU의 논리회로 설계. 기능과 동작 그리고 성능
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CPU 논리회로 설계와 동작 및 성능 평가 요소
• CPU 구성 및 제어 원리: ALU의 산술·논리 연산 회로 설계와 하드와이어드·마이크로 프로그램 방식의 제어 신호 생성 • 명령어 처리 주기: PC 및 IR을 활용한 명령어 인출·해독·실행·저장 4단계 동작 과정과 데이터 전송 구조 • CPU 성능 결정 요소: 클록 주파수·워드 크기·파이프라이닝·병렬 처리를 통한 연산 효율 극대화 및 최신 처리 기법 |
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| 7장. 주기억장치 | ||
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[18강] 기억장치의 개요. 주기억장치의 이해 (1)
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기억장치의 개요 및 주기억장치의 동작 원리 이해
• 기억장치 계층 구조 및 성능 지표: 속도·용량·비용 중심의 피라미드 구조와 사이클 시간·대역폭 기반 성능 평가 기준 • 기억장치 유형 및 접근 방식: 휘발성·비휘발성 저장 특성과 순차·직접·임의 접근 방식에 따른 매체별 분류 체계 • 주기억장치 제어 및 데이터 전송: MAR·MBR 레지스터를 활용한 주소 지정과 인출(Fetch)·저장(Store) 중심의 동작 프로세스 |
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[19강] 주기억장치의 이해 (2)
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주기억장치의 분할 구조 및 할당 기법과 배치 전략
• 주기억장치 할당 기법: 단일·고정·가변 분할 방식의 구조적 특징과 단편화 현상의 발생 원리 • 메모리 관리 및 효율화: 집약(Compaction)과 합병(Coalescing)을 통한 유효 공백 통합 및 자원 활용도 극대화 • 배치 전략 알고리즘: 최초(First)·최적(Best)·최악(Worst) 적합 방식의 공백 영역 탐색 및 프로그램 적재 절차 |
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[20강] 임의 접근 기억장치와 읽기 전용 기억장치 (1)
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임의 접근 기억장치와 읽기 전용 기억장치의 구조 및 동작 원리
• 자기 코어 기억장치: 페라이트 자성 기반 비휘발성 저장 원리와 파괴적 판독(DRO) 및 복원 시간(Cycle Time) 메커니즘 • 반도체 기억장치와 레지스터: RAM·ROM 분류 체계 및 MAR·MBR을 활용한 주소 지정과 데이터 버스 인터페이스 구조 • 기억 용량 및 제어 프로세스: 주소 비트 기반 용량 산출 식($2^n \times m$)과 IC 단자 제어 신호를 통한 읽기·쓰기 동작 절차 |
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[21강] 임의 접근 기억장치와 읽기 전용 기억장치 (2)
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임의 접근 기억장치(RAM)의 특징 분류 및 칩 조직 구조 분석
• RAM 분류 및 동작 특성: 휘발성·정적 접근 시간 기반 정의와 DRAM(재충전/대용량) 및 SRAM(플립플롭/고속)의 물리적 구조 차이 분석 • 메모리 칩 조직 구조: $W \times B$ 조직 표기법에 따른 주소선 개수 산출 및 행·열(RAS/CAS) 주소 배정 원리 정립 • 칩 패키징 및 제어 인터페이스: 주소·데이터 핀 구성 산출 방식과 전원·쓰기 제어(WE) 등 핀별 기능적 역할 요약 |
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[22강] 임의 접근 기억장치와 읽기 전용 기억장치 (3)
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임의 접근 기억장치와 읽기 전용 기억장치 ROM 종류 및 특성
• ROM 정의 및 회로 구조: 비휘발성 데이터 저장 원리와 주소 디코더·OR 게이트를 활용한 고정 논리값 출력 방식 요약 • ROM 종류별 특성 분류: 데이터 수정 방식에 따른 Mask ROM, PROM, EPROM, EEPROM의 작동 원리와 기록 및 삭제 메커니즘 차이 분석 • 플래시 메모리 및 칩 패키징: 블록 단위 데이터 처리 특성과 주소·데이터 핀 수 계산을 통한 메모리 용량 및 하드웨어 구성 체계 정리 |
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[23강] 기억장치의 확장
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기억장치 확장 워드 길이 용량 확장 방법 및 메모리 맵 구성
• 워드 길이 확장(Word Length Expansion) : 데이터 버스 비트 수 확장 및 주소·제어 버스 공통 연결을 통한 병렬 데이터 처리 구조 설계 • 워드 용량 확장(Word Capacity Expansion) : 칩 선택(CS) 신호와 디코더를 활용한 상위 주소 비트 제어 및 개별 칩의 주소 영역 확대 • 메모리 주소표 및 CPU 인터페이스 : 주소 비트 할당을 통한 RAM·ROM 영역 구분과 제어 신호 특성에 따른 데이터 버스 방향성 설정 |
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| 8장. 캐시기억장치 | ||
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[24강] 캐시기억장치의 개념 및 원리
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캐시기억장치의 개념과 원리: SRAM 동작 및 적중률 분석
• SRAM 기반 고속 완충 기억장치: Flip-Flop 소자 중심의 비재충전 고속 동작 및 기억장치 계층 구조 내 CPU-주기억장치 간 속도 불균형 해소 • 캐시 작동 프로세스와 참조 지역성: 적중(Hit)·실패(Miss) 상황별 블록/워드 단위 데이터 전송 및 시간적·공간적 지역성 원리에 기초한 데이터 관리 체계 • 적중률 및 성능 분석 지표: 적중률(Hit Ratio) 기반 평균 기억장치 접근 시간($T_{average}$) 산출 및 시스템 전체 처리 속도 향상 원리 분석 |
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[25강] 캐시기억장치의 설계 (1)
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캐시기억장치 설계 요소 및 사상 방식의 특징
• 캐시 설계 7요소 및 인출 방식: 적중률 극대화와 접근 시간 단축을 위한 설계 기준 및 참조 지역성 기반 선인출 전략 • 직접 사상(Direct Mapping): 주기억장치 블록의 캐시 슬롯 고정 배치 원리 및 태그·슬롯·단어 필드 기반 주소 구조 • 연관 및 집합 연관 사상: 블록의 임의 적재 또는 집합 단위 배치를 통한 적중률 향상 및 하드웨어 복잡도 제어 메커니즘 |
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[26강] 캐시기억장치의 설계 (2)
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캐시기억장치 교체 알고리즘 및 쓰기 정책과 구조
• 교체 알고리즘: LRU·LFU·FIFO·Random 등 캐시 미적중 시 유효 슬롯 확보를 위한 블록 교체 절차 및 매핑 방식별 활용 분석 • 쓰기 정책: 즉시 쓰기(Write-through)와 나중 쓰기(Write-back)를 통한 캐시와 주기억장치 간 데이터 일관성 유지 및 갱신 메커니즘 • 캐시 계층 및 일관성 관리: L1·L2 계층 구조와 온칩·오프칩 배치 및 멀티프로세서 환경의 버스 감시(Bus Snooping)를 통한 데이터 불일치 해결 전략 |
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| 9장. 보조기억장치 | ||
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[27강] 보조기억장치의 개념. 자기 기억장치
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보조기억장치 개념 및 자기기억장치 특성 요약
• 보조기억장치 계층 구조: 비휘발성 대용량 저장 특성 및 ROM·RAM 연계 부팅 프로세스와 SATA 직렬 인터페이스 규격 • 데이터 접근 및 성능 지표: SASD·DASD 분류와 탐색·지연·전송 기반 접근 시간 산출 및 테이프 블록화(Blocking)를 통한 전송 효율화 • 자기 디스크 운용 원리: 물리적 헤드 구동 체계 및 트랙별 데이터 기록 밀도 제어를 위한 등각속도(CAV)와 등선속도(CLV) 방식 비교 |
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[28강] 광 디스크 기억장치. 기타 기억장치
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광 디스크 기억장치 및 RAID 시스템의 구조와 원리
• 광 디스크 기술 : 레이저 광선을 이용한 피트(Pit)·랜드(Land) 기록 방식 및 파장 제어를 통한 고밀도 저장 매체 분류 • RAID 기본 계층 : 스트라이핑(Level 0)을 통한 병렬 입출력 성능 향상 및 미러링(Level 1) 기반의 데이터 복제·신뢰성 확보 • 결함 허용 RAID : 해밍 코드·XOR 연산·분산 패리티(Level 5/6) 구조를 활용한 시스템 오류 검출 및 데이터 복구 메커니즘 |
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| 10장. 입력과 출력 | ||
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[29강] 입력장치와 출력장치의 개념. 입출력 모듈
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입출력장치 처리 과정 및 입출력 모듈의 기능과 조직 구조
• 입출력 인터페이스 모듈: 고속 CPU와 저속 주변장치 간 속도 및 데이터 규격 차이를 조정하는 중계 인터페이스 필수성 정의 • 입출력 모듈 핵심 기능: 데이터 버퍼링·제어 및 타이밍·오류 검출·CPU 통신을 통한 시스템 연산 부하 경감 및 처리 효율 최적화 • 내부 조직 및 동작 원리: 데이터·상태·제어 레지스터 기반의 장치 상태(BUSY/READY) 식별 및 전송 프로세스 관리 체계 구축 |
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[30강] 입출력장치의 연결과 데이터 전송
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입출력장치의 연결과 데이터 전송 및 주소 지정 방식
• 입출력 계층 구조 및 주소 지정 방식: 버스 어댑터 중심의 계층적 연결과 기억장치 사상 및 분리형 I/O 방식의 주소 할당 체계 • 비동기 데이터 전송 기법: 스트로브 신호 기반의 단방향 전송과 양방향 제어 신호를 교환하는 핸드셰이킹 방식의 신뢰성 확보 원리 • 핸드셰이킹 목적지 개시 절차: RD(Ready)와 DV(Data Valid) 신호의 상호 응답을 통한 데이터 유효성 검증 및 전송 단계 요약 |
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[31강] 입출력 제어 기법
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컴퓨터구조 입출력 제어 기법 프로그램 I/O DMA 채널
• 입출력 제어 기법: 프로그램 I/O(폴링)·인터럽트 구동·DMA 방식의 하드웨어 구성과 CPU 유휴 시간 최소화 원리 정리 • 인터럽트 장치 식별: 소프트웨어 폴·데이지 체인·버스 중재를 통한 인터럽트 우선순위 결정 및 하드웨어적 처리 절차 구조화 • DMA 및 입출력 채널: DMA 제어기·I/O 프로세서(IOP)·채널(셀렉트/멀티플렉서) 기반의 대용량 데이터 전송 및 시스템 처리량 극대화 기법 분석 |
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| 11장. 시스템버스 | ||
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[32강] 컴퓨터 버스의 개요. 시스템 버스의 개념
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컴퓨터 버스의 개요 및 시스템 버스 구조와 동작 원리
• 시스템 버스 분류: 데이터·주소·제어 버스의 기능적 구성 및 내부·외부 버스의 표준화 구조 정리 • 버스 대역폭: 버스 폭과 클록 주기에 기반한 단위 시간당 데이터 전송량 및 성능 지표 계산 • 버스 중재 및 타이밍: 다중 마스터의 권한 할당 절차와 동기·비동기식 신호 전송 방식의 특징 비교 |
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[33강] 다중 버스 계층 구조. 버스 중재
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다중 버스 계층 구조 및 버스 중재 방식 핵심 정리
• 다중 버스 계층 구조: 단일 버스의 병목 현상 및 전파 지연 해결을 위해 브리지를 활용하여 장치 속도별(시스템·고속·확장)로 버스를 분리하는 계층적 설계 방식 • 버스 중재 메커니즘: 복수의 마스터 간 버스 경합 시 중앙집중식·분산식 및 직렬·병렬 연결 구조를 통해 버스 사용권을 할당하는 제어 체계 • 우선순위 결정 및 폴링: 하드웨어·소프트웨어 기반의 고정·가변 우선순위 부여와 주기적 상태 검사를 통한 효율적인 버스 자원 점유 관리 절차 |
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| 12장. 중앙처리장치의 명령어 | ||
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[34강] 어셈블리 프로그램의 이해. 명령어 사이클
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어셈블리 프로그램의 이해 및 명령어 사이클 분석
• 어셈블리 언어 및 어셈블러: 니모닉 코드를 활용한 기계어 기호화 및 오브젝트 코드 변환 체계 정의 • 명령어 형식과 주요 연산: 레이블·연산부·오퍼랜드 구조를 통한 LOAD·STORE·JUMP 등 데이터 이동 및 처리 절차 • 명령어 사이클 및 마이크로 연산: PC·IR·MAR·MBR 레지스터 기반 인출-실행 단계별 원자 연산 및 클록 시간 분석 |
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[35강] 명령어 집합. 축소 명령어 집합 컴퓨터의 개념
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42
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명령어 집합 구조와 CISC 및 RISC 비교 분석
• 명령어 집합(ISA): 연산 코드와 오퍼랜드 기반의 CPU 동작 정의 체계 및 설계 최적화 핵심 요소 정리 • 명령어 주소 형식: 0~3주소 방식별 스택·누산기 활용 구조와 연산 효율성 및 프로그램 길이 제어 원리 분석 • CISC 및 RISC 구조: 명령어 복잡도·길이·메모리 아키텍처 대비를 통한 하드웨어 처리 속도 및 프로세서 최적화 방향 제시 |
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| 13장. 컴퓨터 명령어를 효과적으로 실행하기 위한 기법 | ||
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[36강] 주소지정 방식
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컴퓨터구조 주소지정 방식 종류 및 특징 요약
• 주소지정 방식 및 직접·간접 모드: 명령어 비트 효율화와 유효 주소(EA) 결정을 위한 메커니즘으로 기억장치 액세스 횟수와 주소 공간 확장성 결정 • 즉시·묵시적 및 레지스터 주소지정: 오퍼랜드에 상수를 직접 포함하거나 CPU 내부 레지스터를 활용하여 기억장치 액세스 없이 데이터 처리 속도 극대화 • 변위 주소지정 방식(상대·인덱스·베이스): PC, IX, BR 레지스터와 변위값의 연산을 통해 분기 제어, 배열 데이터 처리, 세그먼트 위치 지정 유연성 제공 |
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[37강] 인터럽트 처리. 명령어 파이프라이닝
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인터럽트 처리 과정 및 명령어 파이프라이닝 기술
• 인터럽트 메커니즘: CPU 중단 시점의 복귀 주소 스택(Stack) 저장 및 ISR(인터럽트 서비스 루틴) 호출을 통한 시스템 예외 상황 처리 절차 • 다중 인터럽트 제어: 원인별 인터럽트 분류(SVC·프로그램·입출력)와 우선순위(Priority) 기반의 순차 및 중첩 처리 방식 정의 • 명령어 파이프라이닝: 명령어 단계별(IF·ID·OF·EX·WO) 병렬 실행을 통한 처리량 극대화 및 자원 충돌·분기 지연 등 성능 저해 요인 분석 |
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| 14장. 마이크로 연산과 제어장치 | ||
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[38강] 제어장치의 개념. 마이크로 연산
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제어장치 개념 마이크로 연산 및 명령어 사이클 분석
• 제어장치 구현 및 구성: 하드와이어드·마이크로프로그램 기반 제어 신호 전달 체계와 주요 레지스터(PC, IR, MAR, MBR)의 내부 구조 요약 • 마이크로 연산 체계: 프로그램 수행 최소 단위인 원자 연산 정의 및 레지스터 전송 언어(RTL)를 활용한 정보 이동 기호 표기법 규정 • 명령어 사이클 및 ICC: 인출·간접·실행·인터럽트 부 사이클별 레지스터 동작 절차와 CPU 상태 식별용 2진 코드(ICC) 분석 |
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[39강] 제어장치 모델의 구현
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컴퓨터구조 제어장치 모델의 구현 및 유형 분석
• 제어장치 입출력 모델: 클록·명령어 레지스터·플래그 기반 입력 분석 및 CPU 내외부 연산·데이터 전송 제어 신호 생성 • 명령어 사이클 제어: 인출·간접·실행·인터럽트 단계별 마이크로 연산 순서 정의 및 타이밍 기반 레지스터 전송 동작 제어 • 제어장치 구현 방식: 고속 논리 회로 중심의 하드와이어드 방식과 제어 기억장치(ROM) 기반의 유연한 마이크로 프로그램 방식 구조 분석 |
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[40강] 마이크로 프로그램을 이용한 제어
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마이크로 프로그램 제어장치 구조 및 동작 원리
• 마이크로 프로그램 제어: 펌웨어 기반의 유연한 제어 방식 및 수평적·수직적 마이크로 명령어 설계 구조 요약 • 제어장치 핵심 구성 요소: CAR·CBR·제어 기억장치·순서제어 모듈의 상호작용을 통한 명령어 처리 및 주소 지정 원리 분석 • 실행 사이클 및 코드화 방식: 인출·실행 단계의 순차적 동작과 직접·간접 코드화를 통한 제어 신호 생성 절차 정리 |
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| 15장. 병렬 컴퓨터 구조 | ||
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[41강] 병렬 처리의 개념. 병렬 컴퓨터의 분류
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병렬 처리 개념 및 Flynn의 컴퓨터 구조 분류
• 병렬 처리 및 주요 해결 과제: 다중 프로세서 기반 태스크 동시 수행 원리와 분할·스케줄링·동기화 등 시스템 성능 극대화 기술 • Flynn의 컴퓨터 구조 분류: 명령어와 데이터 스트림 수에 따른 SISD·SIMD·MISD·MIMD 체계 및 배열·다중 프로세서의 구조적 특징 • MIMD 시스템 기억장치 결합 방식: 공유 기억장치를 사용하는 밀접 결합과 독립 지역 기억장치 및 메시지 전송 기반의 느슨 결합 구조 비교 |
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[42강] 배열 프로세서와 다중 프로세서의 개념
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배열 프로세서와 다중 프로세서의 개념 및 캐시 일관성 유지 기법
• 병렬 프로세서 분류: SIMD(단일 제어·동기) 및 MIMD(다수 제어·자율) 모델의 제어 구조와 운영체제 핵심 기능 정의 • 상호연결 및 기억장치 아키텍처: 공유 버스·크로스바 스위치 기반 연결 방식과 밀접 결합(공유)·느슨 결합(분산) 메모리 점유 구조 분석 • 캐시 일관성 메커니즘: 데이터 불일치 방지를 위한 소프트웨어 제어 및 하드웨어 기반 디렉토리·스누피 프로토콜 동작 원리 요약 |
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[43강] 다중 프로세서 시스템
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다중 프로세서 시스템 및 클러스터 컴퓨팅 구조
• 대칭형 다중 프로세서(SMP): 동일 성능 프로세서들의 기억장치 공유와 통합 운영체제 제어를 통한 밀접 결합 시스템 구축 및 점진적 확장성 제공 • SMP 상호연결망: 시분할 버스의 단순성, 다중포트의 독립 통로 확보, 중앙 제어 장치의 데이터 흐름 중재를 통한 프로세서 간 자원 접근 최적화 • 클러스터 시스템: 독립 노드 연결 기반의 선형 확장성 확보와 결함 관리 및 부하 균등(Load Balancing) 기능을 통한 고가용성 컴퓨팅 환경 실현 |
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한준탁 교수님
컴퓨터(시스템) 구조 통합과정
