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컴퓨터(시스템) 구조 문제풀이
한준탁 교수
한양대학교 대학원 전자계산학과 석사과정
동국대학교 대학원 컴퓨터공학과 박사졸업
한양대학교 대학원 전자계산학과 석사과정
동국대학교 대학원 컴퓨터공학과 박사졸업
서울교육대학교
세종대학교
현) 유니와이즈 전임교수
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총 7개 챕터, 31강으로 구성되어 있습니다.
| 제목 | 강의시간 | 상세내용 |
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| 1장. 논리회로 | ||
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[1강] 논리회로 (1)
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컴퓨터 구조 논리회로 불 대수 및 카르노 맵 활용• 불 대수와 논리식 간소화: 2진 논리의 연산 규칙 및 분배·드모르강 법칙을 통한 하드웨어 설계 최적화와 효율성 증대 원리• 카르노 맵 최적화 기법: 그레이 코드 기반 $2^n$ 단위 묶기 규칙을 활용한 복잡한 논리식의 시각적 최소화 및 유도 절차• 논리 게이트 및 회로 설계: 기본 소자와 XOR/XNOR 등 복합 게이트의 특성 이해를 통한 논리식과 물리적 회로의 상호 변환 기술
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[2강] 논리회로 (2)
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컴퓨터구조 불 함수 간략화 및 논리회로 설계• 불 대수 및 카르노 맵: 불 법칙을 이용한 수식 간소화와 그레이 코드 및 인접 묶기 기반의 논리식 최적화 수행• 최소항·최대항 및 Don't Care: 진리표의 SOP·POS 형식 변환과 출력 무관 항을 활용한 최적 묶기 및 회로 간소화• 논리 게이트 조합 및 변환: 드모르강 법칙을 통한 게이트 분석과 NAND·XOR 등 기본 게이트의 등가 회로 설계
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[3강] 논리회로 (3)
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03:
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컴퓨터구조 조합논리회로 가산기 감산기 인코더 디코더 멀티플렉서• 조합 논리 회로 및 산술 연산 시스템: 기억 소자 없는 입력 기반 출력 구조와 가산기·감산기·비교기의 논리 게이트 조합 및 산술 연산 체계• 인코더 및 디코더: 2ⁿ과 n 비트 간 상호 변환을 통한 데이터 부호화 기능 및 주소·명령어 해독을 위한 복호화 절차• MUX 및 DEMUX: 선택 신호를 이용한 데이터 경로 제어와 다중 입력의 선택적 출력 및 단일 입력의 분배 메커니즘
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[4강] 논리회로 (4)
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컴퓨터구조 논리회로 가산기 및 디코더 문제풀이 요약• 조합논리회로: 기억 소자 부재 및 현재 입력 기반 출력 결정 원리와 가산기·디코더 등 주요 소자의 특징 정리• 가산기 및 감산기: XOR 게이트 중심의 논리식 유도와 n개 전가산기를 활용한 병렬 가산기 연산 구조 분석• 디코더 및 MUX: n비트 데이터 변환 및 선택 신호 동작 원리와 디코더를 이용한 전가산기 회로 설계 응용
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[5강] 논리회로 (5)
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컴퓨터구조 순서 논리 회로 및 플립플롭 분석• 순서 논리 회로: 조합논리회로와 기억소자(플립플롭)를 결합하여 현재 상태를 출력에 반영하는 피드백(Feedback) 구조 및 동기·비동기 제어 원리• 플립플롭(Flip-flop): 1비트 단위 휘발성 기억소자로서 RS·D·JK·T·마스터슬레이브 등 유형별 데이터 지연, 상태 반전(Toggle), 입출력 제어 메커니즘• 논리회로 성능 평가 지표: 전파 지연(Propagation Delay)·소비 전력·팬아웃(Fan-out) 중심의 시스템 연산 효율성 및 안정성 분석 요소
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[6강] 논리회로 (6)
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논리회로 레지스터 및 카운터 핵심 정리• 레지스터 및 시프트 레지스터: 플립플롭 기반 데이터 임시 저장 및 입출력 구조(SISO·SIPO·PISO·PIPO)를 통한 비트 전송과 데이터 형식 변환 기능• 카운터 유형 및 동작 원리: 클록 펄스 기반 상태 계수와 동기식(동시 동작)·비동기식(직렬 전파) 구조에 따른 타이밍 제어 및 신호 발생 특성• 산술 연산 및 설계 요건: 시프트 이동을 이용한 배수 연산 기능과 목표 상태 수(Modulus)에 따른 최소 플립플롭 개수 산출 및 회로 설계 최적화
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| 2장. 자료의 표현 | ||
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[7강] 자료의 표현 (1)
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컴퓨터구조 자료의 표현 단위 및 진법 변환과 보수 연산 원리• 자료 구성 및 기억 용량 단위: 비트·니블·바이트·워드 등 데이터 최소 단위부터 데이터베이스까지의 계층적 구조와 물리적 처리 단위 정의• 진법 체계 및 상호 변환: 2·8·16진법의 특징과 소수점 기준 비트 그룹화(3비트/4비트)를 통한 진법 간 연산 및 변환 규칙 정리• 보수 연산 및 뺄셈 원리: 가산기 기반 뺄셈 수행을 위한 1·2의 보수 산출법과 자리올림(Carry) 발생 시 처리 절차 규정
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[8강] 자료의 표현 (2)
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컴퓨터구조 자료의 내부적 표현 고정 및 부동 소수점• 고정 소수점 연산: 2의 보수법 기반 정수 표현 및 언팩·팩 형식을 통한 10진수 입출력과 연산 구조• 부동 소수점 정규화: 실수 정밀도 극대화를 위한 가수부 범위 조정 및 64 Bias 방식의 지수부 표현 체계• 자료 표현 최적화: 수치 범위와 연산 속도에 따른 고정·부동 소수점 이원화 및 부호 비트(MSB) 관리 원리
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[9강] 자료의 표현 (3)
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자료의 표현 부동 소수점 연산 및 IEEE 754 표준• 부동 소수점 사칙연산: 지수 일치 조정, 가수부 연산, 결과 정규화 과정을 통한 연산 정밀도 유지 및 수치 처리 알고리즘• 보수 체계 및 데이터 표현: 2의 보수 기반 음수 연산과 오버플로우 판별 및 언팩 10진수 등 고정 소수점 수치 표현 구조 분석• IEEE 754 단정도 표준: 127 바이어스 지수와 1.M 형태의 정규화 가수를 활용한 데이터 저장 효율성 극대화 및 수치 변환 체계 구축
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[10강] 자료의 표현 (4)
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자료의 외부적 표현 및 각종 코드의 종류와 특징• 자료 외부적 표현 방식: BCD·ASCII·EBCDIC의 비트 구성 및 문자 표현 범위별 특징 분석• 수치 및 연산 코드: Excess-3의 자기 보수 특성과 Gray 코드의 XOR 기반 하드웨어 오류 최소화 원리 정리• 에러 검출 및 교정 코드: 패리티 비트의 오류 탐지 한계와 해밍 코드의 비트 위치별 교정 메커니즘 요약
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[11강] 자료의 표현 (5)
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컴퓨터구조 데이터 표현 및 해밍코드 문제풀이• 데이터 표현 코드(ASCII·EBCDIC·BCD·Excess-3): 코드별 비트 구성과 가중치 유무에 따른 데이터 전송 효율 및 산술 연산 적합성 분석• 해밍코드 구조 및 비트 산출: 패리티 비트의 $2^n$ 위치 선정 규칙과 데이터 비트 수에 따른 전체 코드 구성 및 배치 원리 정의• 해밍코드 오류 검출 및 교정: 패리티 체크 그룹 기반의 오류 비트 위치 식별과 비트 반전(Inversion)을 통한 데이터 정정 절차 수행
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| 3장. 프로세서 | ||
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[12강] 프로세서 (1)
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프로세서의 구조와 명령어 구성 및 주요 레지스터 기능• CPU 핵심 구성 요소와 레지스터: 제어·연산장치·레지스터 간 상호작용 및 PC(차기 주소), AC(연산 결과), MAR/MBR(메모리 인터페이스)의 데이터 처리 기능 정의• 버스 시스템의 구조와 전송 특성: 번지(단방향)·자료·제어 버스(양방향)의 분류와 CPU 내부 및 외부 장치 간 데이터 전송 경로 체계 요약• 명령어 설계 구조와 연산 기능: 연산자(Op-code)와 자료부(Operand)의 비트 설계 기반 주소 지정 범위 설정 및 산술·전달·제어·입출력 기능별 연산 체계 구성
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[13강] 프로세서 (2)
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프로세서 연산 종류 및 명령어 형식 분석• 주요 논리 연산: 마스킹(AND), 세팅(OR), 비교(XOR), 보수(NOT)를 통한 비트 단위 데이터 제어 및 특정 비트 조작 기능 정의• 시프트 및 로테이트 연산: 논리·산술 시프트의 부호 처리와 $2^n$ 증법 연산 원리 및 비트 순환을 통한 데이터 복원 구조 분석• 명령어 주소 형식: 오퍼랜드 개수에 따른 0~3주소 구조와 누산기(AC)·스택(Stack) 기반의 레지스터 활용 및 연산 처리 체계 정리
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[14강] 프로세서 (3)
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37:
34
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컴퓨터구조 프로세서 마이크로 연산 및 명령어 형식 요약• 논리 마이크로 연산: Selective-set(OR), Masking(AND), Compare(XOR) 비트 제어 기법과 데이터 판별 및 반전 원리 정리• 시프트 연산: 산술·논리 시프트의 방향별 수치 계산($\times 2^n, \div 2^n$) 메커니즘과 방식별 패딩 비트 및 절단 규칙 정의• 명령어 주소 형식: 오퍼랜드 수(0~3)에 따른 스택·누산기·레지스터 구조 기반의 연산 방식과 프로그램 효율성 분석
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[15강] 프로세서 (4)
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04:
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컴퓨터구조 프로세서 주소 지정 방식 및 유효 주소 계산• 주소 지정 방식 메커니즘: 암시적·즉치·직접·간접 방식의 데이터 접근 경로와 메모리 참조 횟수 기반 성능 특성 분석• 계산 기반 유효 주소(EA) 산정: 상대·베이스·인덱스 주소 지정 방식의 레지스터 연산 및 PC+1을 활용한 물리 주소 사상 원리• 명령어 비트 구성 및 설계: 연산자(Op-code) 수·레지스터 용량·메모리 주소 범위를 결정하는 비트 할당과 워드 길이 계산 구조
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| 4장. 명령어 실행과 제어 | ||
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[16강] 명령어 실행과 제어 (1)
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26:
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명령어 실행과 제어 마이크로 오퍼레이션 및 사이클 타임• 마이크로 오퍼레이션: 클럭 펄스 단위로 레지스터 상태 변환을 유도하는 명령어 수행의 최소 동작 단위 정의• 제어 장치 핵심 요소: 제어 신호·제어 워드·마이크로 프로그램을 통한 명령어 실행 순서 결정 및 연산 제어 구조• 마이크로 사이클 타임 부여 방식: 동기 고정식·동기 가변식·비동기식 분류를 통한 CPU 처리 속도 및 제어 복잡도 최적화 원리 정리
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[17강] 명령어 실행과 제어 (2)
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메이저 스테이트 정의 및 명령어 사이클 단계별 특징 분석• 메이저 스테이트 체계: F·R 플립플롭 조합을 통한 Fetch·Indirect·Execute·Interrupt 4단계 상태 정의 및 사이클 전환 구조• 명령어 사이클 메커니즘: Fetch(명령어 인출 및 해독), Indirect(유효 주소 계산), Execute(연산 수행) 단계별 마이크로 오퍼레이션 절차 요약• 인터럽트 및 상태 변천: 복귀 주소 저장·ISR 전이 과정과 Mode bit·인터럽트 플래그 기반의 차기 스테이트 결정 원리 분석
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[18강] 명령어 실행과 제어 (3)
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명령어 실행 과정 및 CPU 메이저 스테이트 문제풀이• 메이저 스테이트: Fetch·Indirect·Execute·Interrupt 4단계 구성과 상태 전이 및 레지스터 활용 흐름 정리• 마이크로 오퍼레이션: 명령어 인출(PC→MAR)부터 인터럽트 처리까지의 레지스터 제어 및 세부 연산 절차 구조화• 명령어 성능 및 실행 시간: 클록 주파수 기반 머신 사이클 계산과 수행 시간 지표 산출 원리 정립
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[19강] 명령어 실행과 제어 (4)
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50:
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명령어 실행 제어 마이크로 오퍼레이션 및 제어장치 구현• 주요 명령어 마이크로 오퍼레이션: AND·ADD·LDA·STA·BUN·BSA·ISZ 등 명령어별 레지스터 전송 단계와 실행 사이클 절차 분석• 제어장치 구현 방식: 속도 중심의 고정배선(Hardwired) 방식과 융통성 중심의 마이크로 프로그래밍(Micro-programmed) 방식 특징 비교• 마이크로 명령어 형식: 수평·수직·나노 명령어의 비트 구성 방식과 디코더 활용에 따른 제어 효율성 및 속도 차이 정리
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| 5장. 입력과 출력 | ||
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[20강] 입력과 출력 (1)
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명령어 실행과 제어 입출력 장치 구성 및 전송 기법• 입출력 인터페이스 및 제어기: CPU와 주변장치 간 속도·데이터 형식 차이 완충 및 DMA·채널 기반의 전송 제어 수행• 비동기 데이터 전송 방식: 스트로브 펄스와 핸드셰이킹을 활용한 신호 교환 및 데이터 전송의 신뢰성 확보• 버퍼링 및 스풀링 기법: 주기억장치와 보조기억장치를 활용한 데이터 대기 및 다중 작업 시스템의 처리 효율 최적화
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[21강] 입력과 출력 (2)
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컴퓨터구조 입력과 출력 제어 방식 및 DMA 채널 분석• 입출력 제어 방식 분류: CPU 관여도에 따른 Programmed I/O, Interrupt I/O, DMA, Channel I/O의 단계적 성능 최적화 구조 분석• DMA 및 Cycle Steal: CPU 개입 없이 메모리에 직접 접근하는 DMA 제어 원리와 버스 사용권을 일시 획득하여 CPU 중단 없이 전송하는 사이클 스틸 기제• Channel I/O 및 채널 유형: 입출력 전용 프로세서(IOP)를 통한 시스템 처리량 극대화와 Selector·Multiplexer·Block Multiplexer 채널별 장치 제어 특성 정리
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[22강] 입력과 출력 (3)
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30:
47
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컴퓨터구조 입력과 출력 제어 방식 문제풀이 요약• 입출력 제어 방식: CPU 관여도에 따른 분류(Programmed, Interrupt, DMA, Channel) 및 시스템 스루풋 향상 기제 분석• DMA 및 사이클 스틸링: CPU 개입 없는 직접 메모리 접근 절차와 버스 우선권 점유를 통한 데이터 전송 효율 최적화• 채널 제어 및 하드웨어 구성: 장치 속도별 채널(Selector, Multiplexer) 특성과 입출력 제어를 위한 레지스터 및 IOP 구조 정리
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[23강] 입력과 출력 (4)
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36:
12
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컴퓨터구조 인터럽트 개념 및 우선순위 판별 방식• 인터럽트 정의 및 유형: 외부(전원·입출력), 내부(트랩), 소프트웨어(SVC) 발생 원인에 따른 프로그램 중단 및 복구 체계 분류• 인터럽트 처리 절차 및 상태 관리: CPU 상태 보존(PC·PSW), 인터럽트 서비스 루틴(ISR) 실행, 원복 주소 복구 등 동작 단계 구조화• 인터럽트 우선순위 판별 방식: 소프트웨어적 폴링과 하드웨어적 벡터드(데이지 체인·병렬) 메커니즘의 성능 및 구현 특징 비교
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[24강] 입력과 출력 (5)
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32:
00
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컴퓨터구조 인터럽트 개념 및 처리 과정 문제 풀이• 인터럽트 처리 절차: 인스트럭션 완료 후 PC·PSW 상태 보존, 스택(Stack) 기반 복귀 주소 저장 및 서비스 루틴 수행 메커니즘• 인터럽트 분류 및 우선순위: 내부·소프트웨어·NMI(정전 등) 발생 원인 정의와 시스템 긴급도에 따른 판별 및 처리 순서 구조• 인터럽트 판별 및 제어 기법: 폴링(Software)과 벡터·데이지 체인(Hardware) 방식의 비교 및 마스크(Mask)를 통한 장치별 제어 체계
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| 6장. 기억장치 | ||
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[25강] 기억장치 (1)
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0:
40:
05
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기억장치 개요 및 주기억장치 특성 분석• 기억장치 계층 구조 및 특성: 레지스터·캐시·주기억·보조기억장치의 계층별 속도·용량 차이와 접근 시간·사이클 시간·대역폭 등 성능 결정 요소 정의• 주기억장치 분류 및 종류: 휘발성(RAM: DRAM·SRAM)과 비휘발성(ROM: EPROM·EEPROM)의 물리적 소자 특성 및 자기 코어의 파괴성 메모리 재저장 원리 분석• 반도체 기억장치 구성 및 용량 산출: 주소선(MAR)과 데이터 버스(MBR) 비트 수에 따른 워드 지정 범위 및 전체 기억 용량 계산법 구조화
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[26강] 기억장치 (2)
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39:
59
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컴퓨터구조 기억장치 성능 지표 및 메모리 용량 산정• 기억장치 성능 지표: 접근 시간·사이클 타임·대역폭 정의와 BPS 기반 데이터 처리 효율 및 전송 속도 산출• 반도체 메모리 특성: SRAM/DRAM의 리프레쉬·휘발성 구조 차이와 ROM(EPROM/EEPROM) 유형별 데이터 소거 방식 비교• 시스템 규격 산출: 메모리 용량 명세에 따른 주소선·데이터선(MAR/MBR) 비트 수 결정 및 IC 소자·핀 구성 체계 분석
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[27강] 기억장치 (3)
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49:
06
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---컴퓨터구조 보조기억장치 특성 및 연관기억장치 인터리빙 원리• 보조기억장치 및 매체 제어: SASD·DASD 물리 구조 분석과 블록킹 기법 및 탐구 시간 중심의 데이터 접근 성능 최적화• 연관기억장치(CAM) 작동 원리: 주소가 아닌 내용 기반 검색 및 인수·키·매치 레지스터를 활용한 고속 병렬 판독 구조• 메모리 인터리빙 기법: 복수 모듈의 병렬 접근을 통한 실질적 대역폭 향상 및 시스템 처리량 극대화 원리 정리---
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[28강] 기억장치 (4)
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30:
42
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컴퓨터구조 기억장치 자기테이프 자기디스크 연관메모리 문제풀이• 자기저장장치(자기테이프·디스크): 순차/직접 접근 방식 구분 및 실린더·블록화 인수를 활용한 기억 용량 산출 체계• 연관메모리(CAM): 주소 매핑 없는 내용 기반 검색 원리와 매치·마스크·데이터 레지스터 중심의 고속 정보 처리 구조• 메모리 성능 최적화: 인터리빙 기반 대역폭 확장 및 전송 속도(bps)·기록 밀도(BPI) 산출을 통한 장치별 성능 분석 지표
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[29강] 기억장치 (5)
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34:
08
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캐시 메모리 및 가상기억장치의 구조와 운용• 캐시 메모리 매핑 구조: SRAM 기반 고속 버퍼와 직접·연관·집합 연관 사상 프로세스를 통한 CPU-주기억장치 간 속도 격차 해소 및 적중률 최적화• 캐시 쓰기 정책 및 성능 지표: 데이터 일관성 유지를 위한 즉시 쓰기(Write-Through)·나중 쓰기(Write-Back) 기법과 시스템 효율성 측정을 위한 적중률(Hit Ratio) 분석• 가상기억장치 및 주소 매핑: 페이징·세그먼테이션 블록 관리와 페이지 맵 테이블을 통한 가상 주소(논리)의 실기억 주소(물리) 변환 메커니즘 정리
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[30강] 기억장치 (6)
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49:
19
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컴퓨터구조 기억장치 캐시 및 가상메모리 응용예제 풀이• 캐시 메모리 최적화: 지역성(Locality) 원리와 매핑 방식·쓰기 정책 설계를 통한 데이터 적중률 향상 및 유효 액세스 시간 단축• 다단계 캐시 계층 구조: L1·L2 캐시의 독립적 적중률과 계층별 액세스 시간 분석을 통한 시스템 성능 고도화 및 처리 속도 향상• 가상기억장치 주소 변환: 보조기억장치 활용 용량 확대와 페이지·블록 단위의 매핑 비트 산출 및 페이지 테이블 관리 체계 구축
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| 7장. 병렬 컴퓨터 | ||
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[31강] 병렬 컴퓨터
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0:
54:
24
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병렬 컴퓨터 개념 분류 및 처리 기법 요약• 병렬 컴퓨터 분류 체계: Flynn(명령/자료 흐름) 및 Feng(병렬 수행 정도) 기준의 아키텍처 세분화 및 특징 정의• 시스템 구성 및 결합 방식: 고속 처리와 신뢰성 확보를 위한 다중 처리기 구성 및 강결합·약결합 메모리 구조 분석• 핵심 병렬 처리 기법: 파이프라인 명령어 중첩, 시스톨릭 어레이, 데이터 흐름 기반 비폰노이만 처리 기술 요약
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한준탁 교수님
컴퓨터(시스템) 구조 문제풀이
