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전자회로Ⅱ
백주기 교수
단국대학교 대학원 통신공학 석사과정
단국대학교 대학원 통신공학 박사졸업
단국대학교 대학원 통신공학 석사과정
단국대학교 대학원 통신공학 박사졸업
인천대학교
현) 유니와이즈 전임교수
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| 제목 | 강의시간 | 상세내용 |
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| 7장. 집적회로 증폭기의 빌딩블록 | ||
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[1강] 집적회로 증폭기의 빌딩블록 (1)
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집적회로 증폭기 빌딩 블록 (1): 바이어싱 및 전류 미러
* 집적회로 설계 철학: 저항·커패시터 최소화, 저전력 제한 환경에서 트랜지스터를 활용한 전류 전원 및 바이어싱 구현. * 전류 미러 동작 원리: 기준 전류를 복제하여 증폭 단계에 DC 바이어스를 제공하는 핵심 빌딩 블록의 구조와 기능. * MOSFET/BJT 미러 특성: 트랜지스터 W/L 비율, 베이스 전류, Early 효과에 따른 전류 전달 비율 및 출력 저항 제어. |
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[2강] 집적회로 증폭기의 빌딩블록 (2)
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집적회로 증폭기의 빌딩블록 (2)
• 집적회로 증폭기 설계: 높은 이득 확보와 낮은 전원 전압 환경에서 정확한 구현을 위해 저항을 전류 전원으로 대체. • 고유이득($A_0$): 증폭 소자 자체의 최대 이득을 정의하고 계산하며, MOSFET과 BJT의 소신호 파라미터와 비교하여 특성 분석. • 증폭기 동작 분석: 선형 증폭을 위한 포화 영역 조건, 얼리 효과의 영향, 그리고 이득 증대를 위한 전류 버퍼 활용 방안 학습. |
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[3강] 집적회로 증폭기의 빌딩블록 (3)
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공통 게이트 및 공통 베이스 증폭기 특성
* 공통 게이트/공통 베이스 증폭기 개요: 낮은 입력 저항과 높은 출력 저항을 갖는 전류 버퍼 회로의 기본 개념 및 구조 이해. * 공통 게이트 회로 특성: 게이트 접지, 소스 입력/드레인 출력 구조로 소스 저항($R_s$)에 따른 출력 저항 변화 및 몸체 효과 적용. * 공통 베이스 회로 특성: 베이스 접지, 이미터 입력/컬렉터 출력 구조로 전류 이득이 1에 가깝고 이미터 저항($R_E$)으로 출력 저항 증가. |
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[4강] 집적회로 증폭기의 빌딩블록 (4)
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집적회로 증폭기: 캐스코드 증폭기
• 캐스코드 증폭기: 출력 저항, 전압 이득, 대역폭 향상을 위해 트랜지스터를 종속 연결하는 기본 회로 구조. • MOS/BJT 캐스코드: 각 구현 방식의 동작 원리, 캐스코드 전류 전원 설계 및 전압 이득 분산 분석. • 이중/폴디드 캐스코드: 이득 극대화를 위한 이중 캐스코딩과 저전압 환경 한계를 극복하는 폴디드 캐스코드 응용. |
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[5강] 집적회로 증폭기의 빌딩블록 (5)
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향상된 전류 미러 회로 분석: 캐스코드, 윌슨, 위들러
• 향상된 전류 미러 회로: 정확한 전류 전달, 높은 출력 저항, 낮은 동작 전압 등 IC 증폭기 설계 요구사항 분석 • 캐스코드 및 윌슨 전류 미러: 출력 저항 증대 원리, 최소 동작 전압 요구 사항 및 $\beta$ 의존성 감소 메커니즘 학습 • 위들러 전류 전원: 작은 전류 생성 및 칩 면적 효율성, 이미터 저항($R_E$)을 활용한 출력 저항($R_o$) 향상 이해 |
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[6강] 집적회로 증폭기의 빌딩블록 (6)
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집적회로 증폭기의 빌딩블록: 유용한 트랜지스터 쌍
• 트랜지스터 쌍 증폭기: 단일 트랜지스터 한계 극복을 위한 입력 저항 증가, 대역폭 확장, 전압 이득 향상 등 성능 최적화 원리. • 공통 컬렉터-공통 이미터 및 BiCMOS: 높은 입력 저항과 대역폭 제공, FET와 BJT 결합으로 무한대 입력 저항 및 고이득 구현. • 달링턴 구성 및 공통 컬렉터-공통 베이스: 높은 전류 이득 확보, 낮은 입력 저항 개선 및 넓은 대역폭 확장 기능 제공. |
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| 8장. 차동증폭기와 다단증폭기 | ||
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[7강] MOS차동쌍 (1)
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MOS 차동쌍의 이해와 동작 원리
• MOS 차동쌍: 연산증폭기 입력단으로 잡음 제거 및 높은 집적도를 위한 핵심 회로이며, MOSFET은 포화 영역에서 동작한다. • 동상모드 동작: 동일 입력 신호에 대해 출력 전압 변화가 없어 동상모드 제거 특성을 보이며, MOSFET 포화 영역 유지를 위한 입력 전압 범위를 가진다. • 차동모드 동작: 입력 차동 전압에 비례하는 출력을 생성하며, 선형 증폭기 동작을 위해 입력 전압은 특정 선형 동작 범위 내에서 유지되어야 한다. |
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[8강] MOS차동쌍 (2)
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MOS 차동쌍 동작 원리 및 증폭기 분석 (2)
* MOS 차동쌍 대신호: $v_{id}^2$항 비선형성 발생, 소신호 근사($v_{id}/2 \ll V_{OV}$)로 선형 증폭 기능 구현. * 차동 출력 구조: 직류 성분 자동 제거, 단동 대비 2배 이득, 가상 접지 기반 절반 회로로 효율적 분석. * 증폭기 이득 최적화: 전류원 부하 및 캐스코드 구조 적용을 통한 유효 출력 저항 증대 및 고이득 증폭기 설계. |
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[9강] BJT차동쌍
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BJT 차동쌍 기본 동작 및 특성 분석
• BJT 차동쌍 기본 동작: 동상모드 신호 제거, 차동모드 신호 증폭 및 활성 영역 정합 기반 전류 분배 원리 • BJT 차동쌍 전달 특성: MOSFET과 입력 범위 및 스위칭 속도 비교, 선형성 개선을 위한 이미터 저항($R_E$) 추가 효과 • BJT 차동쌍 해석 기법: 소신호 전압 이득($A_v = -g_m R_C$) 및 차동 입력 저항($R_{id}$) 계산, 대칭성을 활용한 차동 절반 회로 분석 |
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[10강] 동상모드 제거
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차동 증폭기 동상모드 제거 및 CMRR 분석
• 차동 증폭기 동상모드 제거: 동상 신호 이득 최소화 핵심 원리 및 성능 지표 CMRR(차동 이득/동상 이득) 정의. • 동상 모드 이득 발생 원인: 유한 전류원, $R_D$, $g_m$ 부정합에 의한 이득 발생 및 동상 절반 회로를 통한 MOS/BJT 회로 응답 분석. • CMRR 최적화 설계: 높은 CMRR 확보를 위한 차동 출력 선택 및 BJT 동상모드 입력 저항($R_{in,cm}$) 설계 고려. |
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[11강] 직류 오프셋
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직류 오프셋: 차동 증폭기의 부정합 요인 및 전압/전류 분석
• **직류 오프셋**: 차동 증폭기 소자 부정합으로 발생하는 출력 직류 전압 및 이를 상쇄하는 입력 오프셋 전압 개념 정의. • **MOSFET 오프셋**: 부하 저항, W/L, 문턱 전압 부정합이 과구동 전압에 비례하여 오프셋을 유발하는 특성 분석. • **BJT 오프셋**: 컬렉터 저항, 이미터-베이스 면적, 전류 이득 부정합이 열 전압 및 입력 바이어스 전류 오프셋을 야기하는 원리. |
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[12강] 전류 미러 부하를 가진 차동증폭기
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전류 미러 부하 차동 증폭기 분석
• 전류 미러 부하 차동 증폭기: CMRR 향상 및 차동 이득 증대를 통해 신호 처리 성능을 최적화하는 핵심 회로. • MOS/BJT 차동쌍 분석: 소신호 모델을 통해 차동 이득, 출력 저항을 결정하고 입력 오프셋 전압, 유한한 동상 모드 이득의 원인을 파악. • 오프셋 및 동상 모드 이득 감소: 윌슨 전류 미러, 캐스코드/폴디드 캐스코드 단을 활용하여 성능을 개선하고 CMRR을 극대화. |
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[13강] 다단증폭기
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다단 증폭기 개념 및 설계 예제
* 다단 증폭기: 높은 이득과 복합 신호 처리를 위한 여러 증폭 단 직렬 연결 구조, 입력단은 높은 입력 저항과 동상모드 제거, 중간단은 전압 이득 및 직류 레벨 시프트 기능 수행. * CMOS/BJT 연산 증폭기 분석: 전류 미러, 차동쌍 등 구성 요소별 동작 원리 및 이득, 입출력 범위, 오프셋 전압 등 핵심 성능 파라미터 계산 절차. * 오프셋 전압 및 레벨 시프팅: 소자 부정합으로 인한 오프셋 발생 원인 파악과 출력 스윙 범위 확보를 위한 직류 레벨 시프팅 개념 및 구현. |
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| 9장. 주파수 응답 | ||
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[14강] 개별회로 CS와 CE증폭기의 주파수 응답
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전자회로 증폭기 주파수 응답 분석
• 증폭기 주파수 응답: 중간, 저주파, 고주파 대역별 이득 특성 변화 및 3dB 주파수, 대역폭 개념 정의 • 저주파 이득 감쇠: 결합 및 우회 커패시터의 리액턴스 증가에 따른 이득 감소 원리 분석, CS/CE 증폭기에서의 극점·영점 발생 메커니즘 • $f_L$ 결정 및 커패시터 설계: 단락회로 시정수 방법을 활용한 낮은 3dB 주파수($f_L$) 평가 절차 및 목표 주파수를 위한 결합·우회 커패시터 값 선정 전략 |
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[15강] MOSFET과 BJT의 내부 용량성 효과와 고주파 모델
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MOSFET 및 BJT 고주파 모델과 용량성 효과
• MOSFET 및 BJT 고주파 특성: 내부 용량성 효과로 인한 이득 저하 원인 분석 및 확장된 소신호 모델 정의 • 내부 커패시턴스 및 저항: MOSFET은 $C_{gs}, C_{gd}$ 포함, BJT는 $C_{\pi}, C_{\mu}$ 및 베이스 저항($r_x$)을 통해 고주파 동작 상세 분석 • 단위이득 주파수 ($f_T$): 증폭기 전류 이득이 1이 되는 주파수로, $g_m$에 비례하고 총 내부 커패시턴스에 반비례하여 고주파 성능 지표 제공 |
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[16강] CS와 CE증폭기의 고주파 응답
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CS 및 CE 증폭기 고주파 응답
• CS/CE 증폭기 고주파 응답: 밀러 효과를 통한 입력 커패시턴스 증배 분석 및 3dB 차단 주파수($f_H$) 계산. • 밀러 정리 원리: 출력-입력 간 임피던스($Z$)를 등가 입력/출력 임피던스로 변환하여 고주파 회로 분석 간소화. • 증폭기 고주파 성능 지표: 이득 대역폭($f_T$)과 전송 영점($f_Z$) 주파수 정의 및 $R_{sig}$, $V_{OV}$ 변화 영향 분석. |
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[17강] 증폭기 고주파 응답의 해석을 위한 도구
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증폭기 고주파 응답 해석 도구 및 시정수 방법
• 밀러 효과 한계 극복: 증폭기 고주파 응답의 3dB 주파수($f_H$)를 우성 극점 개념 및 개방회로 시정수 방법으로 해석. • 개방회로 시정수 방법: 전달함수 분모 $s$항 계수 $b_1$을 각 커패시터의 개방회로 시정수($\tau_i = C_i R_i$) 총합으로 계산하여 $f_H \approx 1/b_1$ 근사. • CS/CE 증폭기 적용: $C_{gd}$가 $f_H$에 지배적 영향, 전송 영점 주파수($f_Z$)는 $g_m / (2\pi C_{gd})$로 결정. |
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[18강] CG와 캐스코드 증폭기의 고주파 응답
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CG와 캐스코드 증폭기의 고주파 응답
* CS/CE 증폭기 고주파 한계: 밀러 효과로 인한 입력 커패시턴스 증가와 이득 감소 원리 분석. * 공통 게이트(CG) 증폭기: 밀러 효과 없이 넓은 대역폭 제공 및 낮은 이득, 입력 저항 특성. * 캐스코드 증폭기: CS와 CG 결합 구조로 밀러 효과 극복, 높은 이득과 넓은 대역폭 동시 실현. |
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[19강] 소스와 이미터 폴로어의 고주파 응답
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소스 및 이미터 폴로어 고주파 응답 해석
* 소스/이미터 폴로어 고주파 응답: 전압 완충기 특성을 가지며, 복잡한 고주파 해석을 위해 전달 함수 기반의 극점/영점 분석 수행. * 전달 함수 분석: 전원 흡수 정리를 활용하여 극점과 영점을 도출하고, 우성 극점 유무에 따라 3dB 주파수($f_H$) 결정 절차. * 복소 극점 및 Q 인자: Q 인자로 복소 극점 주파수 응답의 피크 여부를 판단하고, 주파수 응답 평탄도 분석에 활용. |
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[20강] 차동 증폭기의 고주파 응답
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차동 증폭기의 고주파 응답 해석
* **차동 증폭기 고주파 특성**: 공통모드 소스 임피던스($Z_{SS}$) 및 출력 부하 커패시턴스($C_L$)가 전체 고주파 성능 결정 핵심. * **공통모드 이득 영점($f_z$)**: $Z_{SS}$에 의해 발생, CMRR 주파수 응답을 저하시키며 전류원($Q_s$) 설계의 절충 사항을 야기. * **전류 미러 부하 영향**: 트랜스컨덕턴스($G_m$)가 주파수에 따라 $g_m$에서 $g_m/2$로 변화, $C_L$은 차동 이득의 우성 극점 형성. |
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[21강] 기타 광대역 증폭기 구성
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광대역 증폭기 구성 및 대역폭 개선 전략
• 광대역 증폭기: 소스/이미터 감생을 활용, 이득 감소와 대역폭 증가 트레이드오프를 통해 대역폭 확장 원리 학습 • 핵심 파라미터 분석: 전달 컨덕턴스 $G_m$·출력 저항 $R_o$·3dB 주파수 $f_H$를 개방 회로 시정수 방법으로 도출하여 고주파 응답 예측 • 복합 증폭기 구성: CD-CS·CC-CE 등 다양한 조합을 통해 밀러 효과 완화 및 광대역폭 실현 전략 분석 |
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| 10장. 귀환 | ||
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[22강] 일반적인 귀환 구조, 부귀환의 특성
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일반적인 귀환 구조 및 부귀환 특성 분석
* **부귀환 개념**: 출력 신호의 일부를 입력으로 되돌려 시스템 안정성, 이득 감도, 대역폭, 비선형 왜곡 및 간섭을 제어하는 전자회로 원리. * **귀환 증폭기 구조**: 개방루프 이득(A) 증폭기와 귀환율($\beta$) 회로망으로 구성되며, 폐쇄 루프 이득 $A_f = A / (1+A\beta)$로 시스템 이득 결정. * **루프 이득($A\beta$) 및 효과**: 루프 이득은 부귀환 극성과 폐쇄 이득을 결정하는 핵심 파라미터로, $1+A\beta$만큼 이득 감도 감소, 대역폭 확장, 비선형 왜곡 및 간섭을 감소시킴. |
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[23강] 귀환 전압 증폭기
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귀환 전압 증폭기 해석
* 귀환 전압 증폭기: 직-병렬 구조를 통한 높은 입력저항 및 낮은 출력저항 특성 확보, 부귀환으로 이득 안정화 및 왜곡·잡음 감소. * 루프 이득 해석법: 귀환 증폭기의 개방 루프 이득(A), 귀환율($\beta$), 폐쇄 루프 이득($A_f$)을 $\beta \rightarrow A\beta \rightarrow A \rightarrow A_f$ 4단계로 체계적 계산. * $A\beta$ 계산 절차: $Z_t$가 무한대인 지점 절단 후 테스트 전압($V_t$) 인가, 반응 전압($V_r$)과의 비를 통해 루프 이득 산출. |
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[24강] 귀환 전압 증폭기의 체계적인 해석
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귀환 전압 증폭기의 체계적인 해석
• 귀환 전압 증폭기 해석: 회로를 A 회로와 $\beta$ 회로로 분리하여 개방 루프 이득 $A$와 귀환율 $\beta$를 산출하는 절차 확립 • 실제 귀환 증폭기 해석: 귀환 회로망의 로딩 효과($R_{11}, R_{22}$) 및 신호원/부하 저항($R_s, R_L$)을 고려하여 A 회로를 재구성 • 폐루프 이득 및 입출력 저항: $A$와 $\beta$를 활용하여 $A_f, R_{if}, R_{of}$ 등 귀환 증폭기의 최종 특성 파라미터 계산 |
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[25강] 다른 귀환 증폭기 유형(1)
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다른 귀환 증폭기 유형 및 해석
• 귀환 증폭기 유형 및 원리: 출력 신호 검출(전압/전류)과 입력 신호 혼합(직렬/병렬) 방식 기반 4가지 구성 및 부궤환 특성 이해 • 귀환 효과 및 핵심 지표: 직렬 접속은 저항 증가, 병렬 접속은 저항 감소 유발; 루프 이득($A\beta$) 무차원, 폐쇄 루프 이득($A_f$)은 $A\beta \gg 1$일 때 $1/\beta$로 근사 • 귀환 증폭기 해석 절차: 루프 이득 $A\beta$, 귀환율 $\beta$, 개방 루프 이득 $A$ 순서로 이득($A_f$)을 계산하고, 입력/출력 저항($R_{in,f}, R_{out,f}$) 변화 분석 |
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[26강] 다른 귀환 증폭기 유형(2)
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귀환 증폭기 유형별 입출력 저항 및 이득 분석
• 귀환 증폭기 개념: 피드백을 활용한 증폭 특성 안정화 및 입출력 저항($R_{in}, R_{out}$) 제어 원리 분석. • 트랜스레지스턴스 증폭기 (병렬-병렬): 전류 입력 전압 출력 특성 및 루프 이득 $A\beta$에 따른 $R_{in}, R_{out}$ 감소 효과. • 전류 증폭기 (병렬-직렬): 전류 입력 전류 출력 특성 및 $A\beta$에 따른 $R_{in}$ 감소, $R_{out}$ 증가 원리 학습. |
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[27강] 귀환 해석 방법 요약, 안정성 문제
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귀환 해석 방법 요약 및 안정성 문제
* **귀환 증폭기 해석:** 폐쇄루프 이득 근사값 $A_f \approx 1/\beta$ 계산과 직병렬 접속에 따른 입출력 저항 변화 원리 이해 * **발진 조건 및 메커니즘:** 루프이득의 주파수 의존성, 위상각 180도 및 루프이득 크기 1 이상 조건에서 발진 발생 메커니즘 분석 * **나이퀴스트 선도:** 루프이득을 극좌표로 도시하여 $(-1,0)$점과의 관계를 통해 귀환 증폭기 안정성 판별 |
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[28강] 귀환이 증폭기 극점에 미치는 영향
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귀환이 증폭기 극점에 미치는 영향 분석
• 귀환 증폭기 안정성: 귀환이 증폭기 극점 위치와 주파수 응답에 미치는 영향을 나이퀴스트 선도 및 S평면 분석으로 평가. • 극점 안정성 기준: 극점은 S평면 좌반 평면에 위치해야 안정하며, 우반 평면 극점은 발진, jω축 극점은 지속 발진을 유발. • 단일/다극점 증폭기 보상: 단일 극점은 무조건 안정, 다극점은 루프 이득 증가 시 불안정 가능성이 있어 주파수 보상으로 안정성 확보. |
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[29강] 보데 선도를 이용한 안정성 고찰
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보데 선도를 이용한 증폭기 안정성 분석
• 보데 선도 기반 증폭기 안정성: 루프 이득($A\beta$) 및 개방루프 이득($A$) 분석으로 증폭기 발진 예측 및 제어. • 이득 여유 및 위상 여유: 위상각 -180도와 루프 이득 0dB(크기 1) 기준의 차이로 증폭기 안정성 명확히 판단. • 안정성 보장 설계 원칙: 최소 45도 위상 여유 확보와 -20dB/decade 기울기 교차 규칙 준수. |
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[30강] 주파수 보상
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증폭기 주파수 보상
• 주파수 보상: 다극 증폭기 안정성을 위한 개방 루프 전달 함수의 극점 제어 원리 정의. • 밀러 보상: 반전 증폭단 귀환 $C_f$ 연결, 밀러 효과로 유효 커패시턴스 증대 및 극점 분산 유도 절차. • 극점 분산: 밀러 효과로 우성 극점 이동 및 고주파 극점 생성, 증폭기 대역폭 확대 및 안정성 확보 결과. |
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| 11장. 출력단과 전력증폭기 | ||
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[31강] 출력단과 전력증폭기(1)
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출력단과 전력 증폭기 분류 및 특성
• 출력단 기능 및 전력 증폭기 분류: 낮은 출력 저항을 통한 부하 전력 효율적 전달, 선형성 및 총 고조파 왜곡(THD) 제어; 도통각에 따라 A, B, AB, C, D급으로 분류. • A급 및 B급 출력단 특성: A급은 360도 도통으로 최대 25% 효율과 비선형 왜곡; B급은 180도 도통으로 최대 78.5% 고효율이나 데드 밴드에 의한 크로스오버 왜곡 발생. • 크로스오버 왜곡 완화: B급 출력단의 데드 밴드 문제로 발생하며, AB급 출력단 사용 또는 부귀환(Negative Feedback) 적용으로 해결 가능. |
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[32강] 출력단과 전력증폭기(2)
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전자회로 AB급 출력단 및 전력증폭기 동작 분석
* AB급 출력단: **크로스오버 왜곡** 제거를 위해 **정지전류($I_Q$)**를 인가하여 트랜지스터의 **동시 도통**을 유도, 부드러운 전압 천이 구현. * AB급 동작 원리: 입력 신호에 따른 트랜지스터 전류($i_N, i_P$) 변화 및 **이미터 폴로어** 동작을 통한 부하 전류 공급 원리. * AB급 바이어싱 및 안정화: **다이오드 바이어싱** 및 **$V_{BE}$ 배율기**를 활용하여 **열 폭주** 방지 및 **열 안정화**를 달성하는 기법. |
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[33강] 출력단과 전력증폭기(3)
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AB급 출력단 및 전력 증폭기 구성 변화와 CMOS AB급 출력단 분석
• AB급 출력단 구성: 이미터 폴로어, 달링턴 구성으로 효율 및 이득 개선, 단락 및 열차단 보호 기법으로 안정성 확보. • CMOS AB급 출력단: 고전적 구성의 출력 전압 스윙 제한 및 큰 소자 단점 분석. • CMOS AB급 출력단 개선: 공통 소스 구조와 부귀환 적용으로 전압 스윙 확대 및 출력 저항 감소. |
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[34강] 출력단과 전력증폭기(4)
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출력단 및 전력증폭기
• IC 전력증폭기: 고이득 소신호 증폭부, AB급 출력단, 부귀환 통합 구조 및 LM380의 직류 귀환 안정화와 브리지 증폭기 응용을 다룸. • D급 전력증폭기: 출력 트랜지스터 스위칭 통한 고효율 원리 및 오디오 신호를 PWM 변조하여 스위치 구동 후 저역통과 필터로 신호 복원 과정을 설명. • D급 증폭기 특성: ON 저항, 스위칭 손실로 인한 효율 감소와 PWM 변조, 스위칭 속도 한계로 발생하는 왜곡 및 잡음 요인을 이해. |
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[35강] 전력 트랜지스터
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전력 트랜지스터 개요 및 열 관리
* 전력 트랜지스터: 고전압·고전류 증폭을 위한 BJT 및 MOSFET 소자의 구조, 파라미터, 열작용 원리 이해 * 전력 BJT 및 MOSFET: BJT의 안전 동작 영역(SOA)과 2차 항복 관리, MOSFET의 DMOS 구조와 온도 특성을 통한 열폭주 방지 기술 분석 * 열 관리: 접합 온도 제한을 위한 열 저항($\theta_{JA}$) 개념 및 히트 싱크 활용을 통한 최대 전력 소비($P_{Dmax}$) 최적화 전략 수립 |
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| 12장. 연산증폭기 회로 | ||
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[36강] 2단 CMOS 연산증폭기(1)
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2단 CMOS 연산 증폭기(1)
* 2단 CMOS 연산 증폭기 구조: 차동 입력단 및 공통 소스 증폭단 구성으로 높은 직류 이득 및 넓은 출력 스윙 구현. * 주파수 보상 및 안정화: 보상 커패시턴스($C_C$) 밀러 효과로 우성 극점 형성, $-20 \text{dB/decade}$ 주파수 응답 확보. * 성능 최적화: 트랜지스터 $W/L$ 비와 채널 길이($L$) 조절로 CMRR 향상 및 직류 오프셋 제거, 입력/출력 전압 스윙 범위 확장. |
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[37강] 2단 CMOS 연산증폭기(2)
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2단 CMOS 연산증폭기 특성 보상, 슬루율, PSRR 및 설계 절충
• 2단 CMOS 연산증폭기 주파수 특성 보상: 극점 분리 기법과 $C_C$ 직렬 $R$을 활용한 영점 조절로 위상 여유를 확보. • 슬루율(SR) 및 PSRR: SR은 과구동 전압 $V_{OV}$ 및 $f_T$에 비례하는 출력 변화율이며, PSRR은 전원 잡음 제거 성능으로 채널 길이 $L$과 $|V_{OV}|$에 최적화. • CMOS 증폭기 설계 절충: 채널 길이 $L$과 과구동 전압 $|V_{OV}|$ 조정으로 이득, SR, PSRR, $f_T$, 입력 오프셋 전압 등 상충하는 성능을 최적화. |
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[38강] 폴디드 캐스코드 CMOS 연산증폭기
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폴디드 캐스코드 CMOS 연산증폭기 특성
• 폴디드 캐스코드 CMOS 연산증폭기: 1단 구조에서 높은 직류 이득, 우수한 고주파 응답, 넓은 동상모드 입력 범위 및 출력 스윙을 구현하는 증폭기. • 회로 구성: 캐스코드 트랜지스터와 전류 미러를 활용하여 출력 저항 $R_o$를 높여 전압 이득 $A_v$ 확보; 부하 커패시터 $C_L$로 주파수 보상 및 안정성 유지. • 동작 특성: 쌍평행 입력 동작으로 동상모드 입력 범위 확장, 광폭 스윙 전류 미러로 출력 전압 스윙 개선; 슬루율($SR=I_B/C_L$)은 큰 입력 신호 응답 특성 정의. |
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[39강] 741 BJT 연산증폭기(1)
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741 BJT 연산증폭기 내부 회로 분석
• 741 BJT 연산증폭기 설계: IC 제조 효율성을 고려한 다수 트랜지스터 및 최소 수동 소자로 바이어스, 단락 보호, 입력, 중간, 출력단 구성 원리 분석 • 입력 및 중간단 기능: pnp TR 기반 차동 증폭, 레벨 시프팅으로 입력 보호 및 신호 처리; 밀러 보상 커패시터($C_C$)를 통한 높은 이득과 주파수 응답 최적화 • 출력단 및 핵심 소자: AB급 상보쌍으로 출력 저항 최소화 및 부하 전류 공급; Q13, Q14, Q20 등 비표준 소자의 구조와 기능적 특성 이해 |
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[40강] 741 BJT 연산증폭기(2)
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741 BJT 연산증폭기 직류해석
• 741 BJT 연산증폭기 직류해석: 안정적 동작 위한 바이어스 상태 확립 및 부귀환 가정으로 포화 방지, 기준 바이어스 전류 및 위들러 전류원 기반 각 단 바이어스 설정. • 입력단 바이어스: 전류 미러 부하와 부귀환 루프를 통해 작동점 안정화 및 동상모드 입력 범위로 선형 활성 모드 유지. • 출력단 바이어스: $Q_{18}-Q_{19}$ 회로망으로 $2V_{BE}$ 전압 차를 제공하여 출력 트랜지스터의 AB급 바이어스를 확립. |
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[41강] 741 BJT 연산증폭기(3)
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741 BJT 연산증폭기 소신호 해석 및 특성
• 741 BJT 연산증폭기: 차동 입력, 중간 증폭, AB급 출력의 3단계 구조와 소신호 해석을 통한 각 단의 트랜스 컨덕턴스 및 저항 특성 분석. • 입력 오프셋 전압 및 CMRR: 저항 및 트랜지스터 부정합으로 인한 오프셋 전압 발생 원인과 동상모드 귀환을 통한 CMRR 개선 메커니즘. • 출력 단 특성: AB급 증폭기의 버퍼 작용, 전압 스윙 제한 요인 및 과전류로부터 회로를 보호하는 단락 보호 회로 동작 원리. |
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[42강] 741 BJT 연산증폭기(4)
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741 BJT 연산증폭기 소신호 해석 및 주파수 응답
* 741 BJT Op-Amp 소신호 해석: 입력·둘째·출력단 등가회로 분석 및 이득·저항 파라미터 정량적 계산. * Op-Amp 주파수 응답 특성: 밀러 정리를 통한 주파수 보상, 우성 극점·단위이득 주파수($f_t$)·위상 여유 분석 및 안정성 확보. * Op-Amp 동적 특성 및 보호: 슬루율(SR) 정의·계산·한계 파악 및 출력단 보호회로의 전류 제한 메커니즘 이해. |
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[43강] BJT 연산증폭기의 최신 설계기법(1)
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BJT 연산증폭기 최신 설계기법 요구사항 및 입력단
• 최신 BJT 연산증폭기 요구사항: 저전압·단일 전원 환경에서 동상 모드 입력 범위 및 출력 스윙 확장. • 평행 상보 입력단 설계: pnp 및 npn 차동쌍 병렬 연결을 통해 넓은 동상 모드 입력 범위 달성. • 폴디드 캐스코드 구조: 캐스코드 트랜지스터의 이중 역할로 이득 향상 및 전류 미러·저항성 부하 입력단의 한계 극복. |
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[44강] BJT 연산증폭기의 최신 설계기법(2)
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BJT 연산증폭기의 최신 설계기법(2)
• BJT 연산증폭기 동상 모드 귀환(CMF): 입력단 DC 전압 조절, 캐스코드 트랜지스터 활성 영역 동작 보장 및 전류 불균형 해결. • AB급 공통 이미터 출력단: 저전압 광범위 출력 스윙, 크로스오버 왜곡 감소를 위한 비활성 트랜지스터 $I_Q/2$ 전류 제어. • IQ 발생 및 최소 전류 흐름 회로: 출력단 정지 전류 $I_Q$ 확립, 비활성 트랜지스터 $I_Q/2$ 강제 유지를 위한 피드백 시스템. |
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백주기 교수님
전자회로Ⅱ
