홈 > 강의소개
전자회로Ⅲ
백주기 교수
단국대학교 대학원 통신공학 석사과정
단국대학교 대학원 통신공학 박사졸업
단국대학교 대학원 통신공학 석사과정
단국대학교 대학원 통신공학 박사졸업
인천대학교
현) 유니와이즈 전임교수
AI가 이끄는 스마트한 학습 경험, AI 튜터와 함께 더 빠르고, 더 깊게 학습하세요.
긴 강의 내용을 AI가 핵심만 요약하여 복습 시간을 단축시킵니다.
강의에서 가장 중요한 키워드와 개념을 자동으로 추출해 제공합니다.
학습한 내용을 바탕으로 AI가 생성한 퀴즈를 풀며 이해도를 점검합니다.
모르는 부분을 24시간 언제든 AI 튜터에게 질문하고 답변을 받습니다.
총 9개 챕터, 43강으로 구성되어 있습니다.
| 제목 | 강의시간 | 상세내용 |
|---|---|---|
| 13장. 연산증폭기의 응용 | ||
|
[1강] 비교기와 슈미트 회로,슈미트 회로
|
0:
46:
57
|
|
|
대학 전공 강의 요약: 비교기 및 슈미트 회로 개념
• 비교기: 연산증폭기의 개방 이득 특성을 활용하여 두 입력 전압의 크기를 비교하고 출력 포화를 유도하는 회로. • 윈도우 비교기: 두 기준 전압($V_H, V_L$) 범위 내 입력 전압($V_I$) 검출을 통해 특정 전압 범위를 감지하는 데 활용. • 슈미트 회로: 일반 비교기의 잡음 및 채터링 문제 해결을 위해 정궤환으로 UTP/LPT 기반 히스테리시스 특성을 구현하여 잡음 내성을 향상시키는 회로. |
||
|
[2강] 다이오드와 TR에 의한 비선형회로, 대수 증폭기와 역대수 증폭기
|
1:
12:
05
|
|
|
다이오드 및 TR 기반 비선형 회로, 대수/역대수 증폭기
* 다이오드 및 TR 비선형 회로: 정류(반파, 전파), 리미터, 최대값 선택 등 비선형 특성 활용 회로 설계 및 동작 원리 * 대수/역대수 증폭기: PN 접합 지수 함수 특성 기반 신호의 대수/지수 변환 증폭기 구성 및 원리 * 온도 보상 기술: 대수/역대수 증폭기의 온도 변화 영향 분석 및 정밀도 향상을 위한 필수적 보상 방안 |
||
| 14장. 전원공급회로 | ||
|
[3강] 전압조정, 직렬형 정전압 조정기
|
0:
38:
29
|
|
|
직렬형 정전압 조정기 및 보호 회로
• **정전압 조정기**: 입력 및 부하 변동에도 안정된 출력 전압을 유지하는 회로; 직렬형 등 분류되며 선전압·부하 변동률로 성능 측정. • **직렬형 정전압 조정기 동작 원리**: 연산증폭기 기반 부귀환 제어 방식으로 기준 전압과 샘플 전압 비교 후 제어 트랜지스터를 조절하여 출력 안정화. • **과전류 보호회로**: 과부하 및 단락 시 회로 손상 방지를 위해 전류를 제한하며, 정전류 제한기와 폴드-백 전류 제한기가 핵심 기능 수행. |
||
|
[4강] 병렬형 정전압 조정기, 스위칭 정전압 조정기, IC(집적회로) 정전압 조정기
|
0:
56:
48
|
|
|
병렬형, 스위칭, IC 정전압 조정기 원리 및 특징
• 병렬형 정전압 조정기: 부하 병렬 연결 제어 요소를 통한 전압 안정 유지 및 단락 보호 기능 제공. • 스위칭 정전압 조정기: 트랜지스터 ON/OFF 교번 동작과 듀티 사이클 조절로 고효율 전압 제어 (강압, 승압, 인버터형). • IC 정전압 조정기: 3단자 소자 78XX/79XX(고정) 및 LM317/LM337(가변) 계열을 활용한 정/부 출력 전압 안정화. |
||
| 15장. 사이리스터와 그외의 소자들 | ||
|
[5강] 기본적인 4층 다이오드, 실리콘 제어 정류기(SCR), SCR응용
|
1:
09:
10
|
|
|
사이리스터 (4층 다이오드, SCR) 동작 원리 및 응용
• 사이리스터 기초: 4층 반도체 pnpn 구조의 스위칭 소자로, 4층 다이오드는 순방향 전압으로 턴-온/오프 제어. • SCR (실리콘 제어 정류기): 게이트 단자로 턴-온 시점 제어하며, 유지 전류 이하 감소 또는 강제 전환으로 턴-오프 구현. • 사이리스터 응용: 전력 온-오프 제어, 위상 제어 기반 반파 전력 제어, 정전 대비 조명 및 과전압 보호 회로에 활용. |
||
|
[6강] 다이악과 트라이악, 실리콘-제어 스위치(SCS), 단일접합 트랜지스터(UJT)
|
0:
43:
27
|
|
|
다이악, 트라이악, 실리콘-제어 스위치(SCS), 단일접합 트랜지스터(UJT)
• 다이악, 트라이악: 브레이크오버 전압(다이악) 또는 게이트 펄스(트라이악)로 온/오프 제어되는 양방향 스위치 동작 및 위상 제어. • 실리콘-제어 스위치(SCS): 음극, 양극 두 게이트로 ON/OFF를 정밀 제어하며, SCR 대비 빠른 스위칭 특성 및 디지털 응용. • 단일 접합 트랜지스터(UJT): 단일 PN 접합 구조의 부(-) 저항 특성 및 첨두점 전압($V_P$)을 활용한 이장 발진기/트리거 소자 원리. |
||
|
[7강] 프로그램 가능한 단일접합 트랜지스터(PUT), IGBT, 광트랜지스터, 광-활성 SCR(LASCR), 광결합기
|
1:
04:
43
|
|
|
프로그램 가능한 단일접합 트랜지스터 및 광전자 소자
• 프로그램 가능한 단일접합 트랜지스터(PUT): 사이리스터 기반의 전압 제어 스위칭 소자로, 이장 발진기 회로에 활용. • 절연 게이트 양극성 트랜지스터(IGBT): MOSFET과 BJT 특성을 결합한 고전력 전압 제어 스위칭 소자로, 래치-업 방지 및 빠른 스위칭 기능. • 광 트랜지스터, 광 활성 SCR(LASCR), 광 결합기: 빛 에너지를 전기 신호로 변환하여 광 센싱, 트리거링, 회로 간 전기적 절연을 제공. |
||
| 16장. 여파기와 동조증폭기 | ||
|
[8강] 서론, 여파기 전송, 유형, 그리고 사양, 여파기 전달함수
|
1:
00:
07
|
|
|
여파기와 동조 증폭기 개론
• 여파기 개념 및 유형: 특정 주파수 대역 통과·저지 전자회로로, 수동 LC 한계 극복을 위한 능동 RC·무인덕터 여파기 발전. • 여파기 특성 및 사양: 전달 함수, 이득·감쇠 함수로 분석하며, $A_{max}, A_{min}, \omega_p, \omega_s$로 성능 정의. • 전달 함수 분석: 안정적인 여파기 설계는 극점의 $s$ 평면 좌반면 위치를 요구하며, 영점은 주파수 응답 특성 결정. |
||
|
[9강] 버터워스 여파기와 체비셰프 여파기, 1차 및 2차 여파기 함수(1)
|
0:
57:
29
|
|
|
버터워스 및 체비셰프 여파기, 1/2차 여파기 함수
• 버터워스 여파기: 최대 평탄 응답 저역통과 필터로, 전극점 여파기 특성을 가지며 설계 절차에 따라 구현. • 체비셰프 여파기: 통과대역 균등 리플 응답 저역통과 필터로, 버터워스 대비 낮은 차수로 효율적인 저지대역 감쇠 제공. • 1차 및 2차 여파기 함수: 고차 여파기 종속 설계의 기본 블록이며, 전대역통과 여파기는 이득 일정 위상 조절로 지연 등화기에 활용. |
||
|
[10강] 1차 및 2차 여파기 함수(2)
|
0:
44:
20
|
|
|
2차 여파기 함수와 유형 분석
• 2차 여파기 함수: **극점 주파수($\omega_0$)와 Q 파라미터**로 특성 결정; Q값은 주파수 응답의 선택성과 대역폭을 제어. • 2차 여파기 유형: **전송 영점 위치**에 따라 저역, 고역, 대역 통과, 노치, 전대역으로 구분; 각 유형별 주파수 응답 및 이득 특성 분석. • 주요 여파기 특징: 대역 통과 필터는 **중심 주파수($\omega_0$)와 3dB 대역폭($\omega_0/Q$)**으로 선택도 정의; 노치 필터는 특정 주파수 전송 영점, 전대역 필터는 위상 응답으로 선택성 발휘. |
||
|
[11강] 2차 LCR 공진기
|
0:
54:
24
|
|
|
2차 LCR 공진기 및 필터 구현
* 2차 LCR 공진기: 병렬 LCR 회로의 극점 및 고유 모드를 기반으로 다양한 여파기 구현 원리 학습. * 여파기 설계: 입력 주입 위치 조정으로 저역, 고역, 대역, 노치, 전대역 통과 필터의 전달 함수와 전송 영점 특성 실현. * 필터 기능 제어: 고유 주파수($\omega_0$), 품질 계수($Q$), LCR 소자 값 및 영점·극점 위치 분석을 통한 필터 기능 최적화. |
||
|
[12강] 시뮬레이티드 인덕터에 기초를 둔 2차 능동여파기
|
0:
44:
40
|
|
|
시뮬레이티드 인덕터 기반 2차 능동 여파기
* Antoniou 시뮬레이티드 인덕터: LCR 공진기 인덕터 한계를 극복하기 위한 연산증폭기-RC 회로 기반 유도성 임피던스($L$) 구현 및 해석. * 2차 능동 여파기 설계: 시뮬레이티드 인덕터를 활용한 극점 주파수($\omega_0$) 및 Q 인수 제어와 RC 값 기반 여파기 파라미터 유도. * 다양한 여파기 유형 및 완충증폭기: 입력 마디 조정을 통한 저역·고역·대역·노치·전대역 필터 구현과 완충증폭기로 부하 영향 최소화 및 이득 조정. |
||
|
[13강] 2차 적분기 루프 구성에 기초를 둔 2차 능동여파기
|
0:
41:
33
|
|
|
2차 적분기 루프 기반 능동여파기
• 2차 능동여파기: 2개의 적분기를 종속 연결한 2-적분기 루프 회로로, LP·HP·BP 필터 함수를 동시 구현하는 만능 여파기 원리. • KHN 바이쿼드: 밀러 적분기와 연산증폭기 가산기로 구성되며, $\omega_0, Q, K$ 파라미터 설정을 통해 저항값을 결정하는 설계 방식. • Tow-Thomas 바이쿼드: 단일 출력 모드와 피드포워드를 통한 경제적 구현 방식으로, 두 바이쿼드 모두 노치 및 전대역 통과 함수로 확장 가능. |
||
|
[14강] 단일증폭기 쌍 2차 능동여파기
|
0:
51:
01
|
|
|
단일 증폭기 쌍2차 능동 여파기
* 단일 증폭기 쌍2차 능동 여파기(SAB): 경제적이고 전력 효율적인 필터로, Q-인수 10 이하 응용에 적합하며 소자 오차에 민감함. * SAB 합성 절차: RC 회로망의 영점을 이용해 공액 복소수 극점을 형성하고, 입력 신호 주입으로 전송 영점을 구현. * 상보 변환: 동일한 극점을 유지하면서 다양한 필터 응답(대역통과, 고역통과, 저역통과)을 생성하는 등가 귀환 루프 기법. |
||
|
[15강] 감도, 트랜스 컨덕턴스-C 여파기
|
0:
59:
21
|
|
|
필터 감도 분석 및 트랜스컨덕턴스-C 여파기 설계
* 필터 감도 분석: 소자 공차 및 증폭기 이득 변화에 대한 여파기($\omega_0, Q$) 민감도를 $S_x^y$로 정량화하며, 고Q에서 증폭기 이득에 대한 Q 감도가 크게 증가함. * G_m-C 여파기 개념: 트랜스컨덕터와 커패시터로 RC 여파기 IC 구현 한계를 극복하는 고주파 필터이며, 저항 및 적분기 빌딩 블록을 활용. * G_m-C 여파기 설계: 트랜스컨덕터의 선형성 및 차동 증폭 특성을 기반으로 1차 및 2차 저역 통과/대역 통과 여파기를 효율적으로 구현. |
||
|
[16강] 스위치드 커패시터 여파기
|
0:
30:
18
|
|
|
스위치드 커패시터 여파기 개요 및 설계 원리
• 스위치드 커패시터 여파기: CMOS 집적회로 필터 기술로, 작은 커패시터, 스위치, 연산 증폭기를 사용하여 가청주파 필터 설계에 활용됨. • 저항 등가 원리: 클럭 주파수에 맞춰 스위칭되는 커패시터가 저항과 등가로 동작하며, 이를 통해 능동 RC 적분기의 시정수를 클럭 주기와 커패시터 비로 정밀 제어. • 바이쿼드 필터 구현: 반전 및 비반전 스위치드 커패시터 적분기를 조합하여 복잡한 바이쿼드 필터를 실현하며, 능동 RC 바이쿼드와의 대응 관계를 통해 회로 특성 분석. |
||
|
[17강] 동조증폭기
|
0:
43:
34
|
|
|
동조 증폭기 개요 및 설계 원리
• 동조 증폭기 개요: LCR 병렬 회로 기반의 협대역 주파수 선택 증폭기로, 통신용 RF/IF 단에서 중심 주파수 및 대역폭 조정에 활용. • Q 인수 개선 및 밀러 효과 완화: 인덕터 손실 보상을 위한 변압기 및 부성 저항 활용, 캐스코드/CC-CB 구성으로 밀러 효과에 의한 회로 불안정성 해소. • 다중 동조 기법: 동기 동조로 선택도와 대역폭 감소, 스태거 동조로 평탄한 통과대역 및 향상된 선택도 구현. |
||
| 17장. 신호발생기와 파형 성형회로 | ||
|
[18강] 서론, 사인파 발진기의 기본원리
|
1:
01:
01
|
|
|
사인파 발진기의 기본 원리 및 진폭 조절 메커니즘
* 사인파 발진기 기본 원리: 증폭기 및 주파수 선택 회로망을 이용한 정귀환 루프 기반, 바르크하우젠 조건(|Aβ|=1, 위상 0°) 만족 시 발진. * 비선형 진폭 조절 메커니즘: 발진 진폭 안정화를 위해 필수적이며, 리미터 회로(다이오드 및 연산 증폭기 활용) 또는 제어 저항 소자로 구현. * 리미터 회로 동작: 출력 진폭을 특정 레벨로 제한하며, 주파수 선택 회로망의 여파 작용으로 파형 순수도를 향상. |
||
|
[19강] 연산증폭기 RC 발진기
|
0:
54:
21
|
|
|
연산증폭기 RC 발진기 회로
• 연산증폭기 RC 발진기 유형: 윈브리지, 위상편이, 쿼드러처, 능동 여파기 동조 방식 등 RC 회로를 이용한 사인파 발진기 구성 원리 학습 • 발진 조건 및 진폭 조절: RC 회로망 위상 지연/필터링 특성 및 루프 이득 조건을 활용한 발진 주파수 결정과 다이오드 리미터를 통한 진폭 안정화 기술 이해 • 주파수 응답 및 한계: 10Hz~100kHz 발진에 적합하며, 저주파 소자 크기 및 고주파 연산증폭기 응답 한계로 성능이 제한됨 |
||
|
[20강] LC 발진기와 수정발진기
|
0:
45:
12
|
|
|
LC 발진기와 수정발진기 이해
• LC 발진기: 트랜지스터와 LC 동조 회로를 활용한 고주파 발진기로, 콜피츠·하틀리(분배기) 및 교차 결합(IC 적합) 회로가 정귀환 및 자기제한 특성으로 발진 주파수와 진폭을 결정. • 수정 발진기: 압전 결정의 전기 기계적 공진(높은 Q값, 안정성)을 활용, 등가 회로의 직병렬 공진을 통해 정밀한 단일 주파수 발진을 제공하나 주파수 가변은 불가. |
||
|
[21강] 쌍안정 멀티바이브레이터
|
0:
55:
45
|
|
|
쌍안정 멀티바이브레이터의 개념 및 응용
• 쌍안정 멀티바이브레이터: 두 안정상태를 갖는 회로로, 정귀환 루프와 연산증폭기를 통해 특정 트리거 신호로 상태 전환. • 히스테리시스 특성: 입력 변화에 따른 문턱 전압 조정을 통해 잡음 제거 및 안정적인 비교기 기능 제공. • 주요 응용: 이전 상태를 기억하는 특성으로 디지털 기억소자 및 슈미트 트리거로 활용, 제너 다이오드로 출력 레벨 정밀화. |
||
|
[22강] 비안정 멀티바이브레이터를 이용한 구형파와 삼각파의 생성, 표준펄스의 생성 : 단안전멀티바이브레이터
|
0:
41:
41
|
|
|
비안정 및 단안정 멀티바이브레이터 회로 분석
• 비안정 멀티바이브레이터: 두 준안정 상태 간 주기적 충방전을 이용한 구형파 및 삼각파 생성 원리 분석 및 주기 계산. • 단안정 멀티바이브레이터: 트리거 신호로 제어되는 하나의 안정/준안정 상태 전환을 통한 표준 펄스 생성 및 펄스 폭 결정. • 멀티바이브레이터 회로 분석: 각 회로의 동작 원리, 전압 변화, 파형 생성 조건 및 타이밍 제어, 회복 기간 개념 이해. |
||
|
[23강] 집적회로 타이머, 비선형 파형성형회로
|
1:
09:
00
|
|
|
전자회로 타이머 및 비선형 파형 성형회로
• 555 IC는 두 비교기, SR 플립플롭, 트랜지스터로 구성되어 외부 RC 소자를 통해 단안정 및 비안정 멀티바이브레이터 구현. • 멀티바이브레이터 동작 원리: 단안정 모드는 트리거에 의해 일정 시간 펄스 생성, 비안정 모드는 지속적인 충방전으로 발진 주파수와 듀티 사이클 조정 가능한 구형파 생성. • 비선형 파형 성형회로: 다이오드나 트랜지스터의 비선형 특성을 활용하여 삼각파를 사인파로 변환하며, 클리핑 방식과 비선형 증폭 방식으로 파형 형성. |
||
| 18장. 통신회로 | ||
|
[24강] 기본 수신기, 선형곱셈기, 진폭변조
|
1:
08:
48
|
|
|
통신회로의 기본 수신기, 선형 곱셈기 및 진폭 변조
* 슈퍼헤테로다인 수신기: 고정된 중간 주파수(IF) 원리를 기반으로 AM/FM 신호를 선택하고 복원하는 수신기 구성 및 동작 방식. * 선형 곱셈기: 주파수 혼합, 제곱, 분할, 제곱근, 평균 제곱 등 다양한 신호 처리 응용 기능을 제공하는 핵심 회로. * 진폭 변조(AM) 및 주파수 변조(FM): 낮은 주파수 정보를 고주파 반송파에 실어 전송하는 원리, 각 변조 방식의 구성, 잡음 특성 및 평형/표준 AM 방식 차이. |
||
|
[25강] 혼합기, 진폭 복조, IF(중간주파수)와 오디오 증폭기, 주파수 변조
|
0:
46:
41
|
|
|
전자회로 핵심 개념 및 응용
* **혼합기 및 IF 증폭**: 무선 RF 신호를 국부 발진기 신호와 결합하여 고정된 중간 주파수(IF)로 변환하며, IF 증폭기는 이 IF 대역을 선택적으로 증폭하는 대역통과 필터 역할을 수행. * **AM/FM 변복조**: AM 복조는 저역통과 필터를 통해 변조된 신호에서 정보 신호를 추출하고, FM 변조는 전압 제어 발진기(VCO)를 활용하여 반송파 주파수를 변조 신호 진폭에 따라 변화시킴. * **오디오 증폭**: 복조된 음성 신호를 LM386 등 전력 증폭 소자로 스피커 구동에 충분한 전력으로 증폭하는 최종 출력 단계. |
||
|
[26강] PLL(위상동기 루프)
|
0:
46:
56
|
|
|
전자회로 PLL (위상동기루프)
* PLL (위상동기루프) 개념: 위상 검출기, 저역통과필터, VCO로 구성된 귀환 회로로, 입력 주파수와 VCO 출력 주파수를 동기화하는 핵심 기능 수행. * PLL 동작 원리: VCO의 전압-주파수 변환을 통한 주파수 추적 및 조절 메커니즘, 잠김범위와 포착범위 내에서 안정적인 동작 특성 정의. * LM565 PLL 및 응용: 상용 PLL IC의 구성 및 자유발진 주파수·잠김·포착 범위 계산, FM 복조 등 통신 시스템에서 핵심 역할 담당. |
||
| 19장. CMOS 디지털 논리회로 | ||
|
[27강] CMOS 논리-게이트 회로
|
0:
47:
42
|
|
|
CMOS 논리 게이트 회로 개념 및 분석
• CMOS 논리회로: 상보적 NMOS 풀다운(PDN) 및 PMOS 풀업(PUN) 네트워크를 기반으로, NMOS/PMOS 트랜지스터 스위치 동작을 통해 논리 게이트를 구현. • 논리 게이트 구성 및 합성: PDN과 PUN의 병렬/직렬 연결로 NOR/NAND 등 복합 논리 함수를 구현하며, 이들 네트워크는 상호 쌍대적 특성을 가짐. • 회로 성능 최적화: 트랜지스터 배치 및 크기는 CMOS 논리회로의 시간 지연 등 성능 지표에 직접적인 영향을 주므로 설계 시 최적화가 필수. |
||
|
[28강] 디지털 논리 반전기(1)
|
0:
50:
20
|
|
|
디지털 논리 반전기: 전압 전달 특성 및 구현
* 디지털 논리 반전기: 입력 논리 상태를 반전시키는 기본 회로 요소이며, 트랜지스터 기반의 전압 제어 스위치로 구현. * 전압 전달 특성(VTC): 입출력 전압 관계를 정량화하며, `V_OH`, `V_OL`, `V_IH`, `V_IL` 파라미터로 잡음 여유를 결정. * 잡음 여유: 입력 신호 변동에 대한 회로의 견고성을 나타내며, CMOS는 저전력/최대 신호 스윙을, ECL은 전류 모드 논리로 최고 속도를 달성. |
||
|
[29강] 디지털 논리 반전기(2)
|
0:
38:
22
|
|
|
디지털 논리 반전기 해석 및 설계
• 저항 부하 MOS 및 의사-NMOS 반전기: 디지털 논리 회로의 전달 특성, 동작 원리, 주요 파라미터 정의 • 반전기 성능 분석: VTC 파라미터($\text{V}_{OH}, \text{V}_{OL}, \text{V}_{IL}, \text{V}_{IH}, \text{V}_M$) 유도, 잡음 여유, 전력 소비 계산 • 회로 설계 및 효율 개선: 저항 부하 반전기의 높은 전력 소비 해결을 위한 의사-NMOS 반전기의 전력 효율 분석 및 비교 |
||
|
[30강] CMOS 반전기
|
1:
07:
09
|
|
|
CMOS 반전기 특성 및 설계
* CMOS 반전기 기본: N/P 채널 트랜지스터의 상호 보완적 풀업/풀다운 동작으로 디지털 논리 신호 반전 기능 수행. * CMOS 반전기 특성 및 VTC: 이상적인 0V/$V_{DD}$ 출력, 높은 잡음 여유, 무한대 입력 저항을 목표하며, 5가지 동작 영역으로 전압 전달 특성(VTC) 분석. * 트랜지스터 정합 및 설계: N/P 트랜지스터 정합은 대칭 VTC와 최대 잡음 여유를 제공하며, 실리콘 면적 및 전파 지연과 잡음 여유 간 트레이드오프 고려. |
||
|
[31강] CMOS 반전기의 동적 동작
|
1:
08:
23
|
|
|
CMOS 반전기의 동적 동작
• CMOS 반전기 전파 지연: 디지털 시스템 동작 속도 핵심 요소로, 고-저 ($t_{PHL}$) 및 저-고 ($t_{PLH}$) 출력 지연의 평균값으로 정의. • 주요 결정 요인: 등가 부하 커패시턴스, W/L 비, 공급 전압, 트랜스컨덕턴스 인자 분석을 통한 동적 성능 최적화. • 전파 지연 추정 및 설계: 평균 전류/등가 저항 모델 활용 근사치 도출, 시뮬레이션 검증 및 속도·전력·면적의 설계 절충. |
||
|
[32강] 트랜지스터 크기, 전력손실
|
1:
23:
51
|
|
|
트랜지스터 크기 및 전력 손실
• 트랜지스터 W/L 비율: CMOS 회로의 잡음 여유 및 전파 지연 최적화를 위한 W/L 비율 선정, 등가 W/L 계산 원리. • 전파 지연 최적화: 팬인/팬아웃 증가에 따른 커패시턴스 및 지연 관리, 대용량 부하 시 연쇄 반전기 사슬을 통한 효율적 지연 감소. • 전력 손실 분석: 정전력 및 동전력 손실 근원 이해, P_dyn = f * C * VDD^2 관계식 기반 VDD 감소를 통한 최적화, PDP 및 EDP 지표 활용. |
||
| 20장. 고급 디지털 집적회로 설계 | ||
|
[33강] 서론 : 고급 디지털 집적회로 설계, 비례 축소기술의 영향 : 초미세 설계 쟁점, 디지털 IC 기술, 논리회로 계열, 설계방법론
|
1:
16:
09
|
|
|
고급 디지털 집적회로 설계 기술 및 영향
• 고급 디지털 집적회로 설계: MOSFET 비례 축소 현상(속도 포화, 소문턱 전도)과 CMOS 논리 및 대안 구조의 기본 원리. • 디지털 IC 기술: CMOS, Bipolar, BiCMOS, GaAs 등 주요 기술 특성 정리 및 상호 배선 문제점 제시. • 디지털 시스템 설계 방법론: FPGA, 주문형·반주문형 설계, 설계 추상화 및 CAD 도구 활용 원리. |
||
|
[34강] 의사-NMOS 논리회로
|
0:
48:
27
|
|
|
의사-NMOS 논리회로의 특성 및 설계
• 의사-NMOS 논리회로: 능동 부하 $Q_P$와 감소된 TR 수를 활용하여 CMOS 대비 높은 팬인 게이트에서 면적 및 지연 시간 이점 제공. • 의사-NMOS 비율 $r$: VTC 특성, 잡음 여유, 정소비 전력 및 동적 지연 시간 비대칭성을 결정하는 핵심 설계 파라미터. • 의사-NMOS 활용: 출력이 주로 HIGH인 응용에서 낮은 정소비 전력 및 빠른 HIGH-to-LOW 전이 속도를 위해 메모리 디코더 등에 사용. |
||
|
[35강] 통과 트랜지스터의 논리회로
|
1:
26:
46
|
|
|
전자회로 통과 트랜지스터 논리 회로
• 통과 트랜지스터 논리(PTL) 개념: 입력 스위치 조합으로 논리 함수를 구현하며, NMOS 스위치 사용 시 $V_{OH}$ 손실 및 잡음 면역성 저하 발생. • NMOS $V_{OH}$ 복구 및 CMOS 전달 게이트: $V_{OH}$ 손실을 약한 PMOS 또는 저문턱 전압 NMOS로 복구하며, NMOS/PMOS 병렬 구성의 CMOS 전달 게이트로 성능 개선. • 전달 게이트 전파 지연 분석 및 PTL 응용: 등가 저항($R_{TG}$)과 엘모어 공식으로 전파 지연을 분석하고, 상보형 PTL(CPL)을 포함한 멀티플렉서, XOR 등 다양한 논리 회로에 응용. |
||
|
[36강] 동적 MOS 논리회로
|
0:
46:
12
|
|
|
동적 MOS 논리회로
* 동적 MOS 논리회로 개요: 클록 기반 사전 충전 및 평가 단계를 통해 전하 저장 방식을 구현하며 정소비 전력을 절감. * 주요 비이상 효과: 누설 전류, 전하 분배, 클록 도체 등으로 인한 동작 불안정성 및 해결 방안. * 도미노 CMOS 논리: 동적 게이트와 정적 인버터 결합으로 연속 접속 문제를 해결하고 단방향 출력 천이 구현. |
||
|
[37강] 바이폴라, BiCMOS 논리회로
|
1:
12:
10
|
|
|
바이폴라 및 BiCMOS 논리회로
• ECL (이미터 결합 논리): BJT 비포화 동작과 작은 신호 진폭으로 고속 스위칭하며, 차동 증폭 기반의 높은 잡음 내성과 상보 출력을 제공. • BiCMOS 기술: CMOS의 저전력·고밀도 장점과 바이폴라의 고전류 구동 능력을 결합하여 대용량 부하 구동 및 고속 동작을 가능하게 함. • BiCMOS 반전기: 출력 전류 증대와 함께 논리 폭 감소 및 차단 지연 문제를 해결하기 위해 베이스 전하 제거 및 출력 레벨 조절 개선 방안을 적용. |
||
| 21장. 메모리 회로 | ||
|
[38강] 메모리 서론, 래치와 플립플롭 (1)
|
1:
01:
18
|
|
|
메모리 서론, 래치와 플립플롭 기본 개념
* 메모리 기본 원리: 디지털 시스템의 핵심, 조합/순차회로 비교 및 정귀환(SRAM)과 커패시터(DRAM) 방식의 구현 원리. * 래치 구조 및 동작: 레벨 트리거 방식의 쌍안정 회로로 정보 1비트 저장, 2개 논리 반전기 구성 및 재생 과정에 따른 동작점. * 플립플롭과 SR 플립플롭: 엣지 트리거 방식의 클록 래치, NOR/NAND 게이트 구성 및 S/R 입력에 따른 상태 제어(Set/Reset/유지)와 금지 입력 특성. |
||
|
[39강] 래치와 플립플롭 (2), 반도체 메모리 : 종류와 구조
|
1:
19:
51
|
|
|
래치 및 플립플롭과 반도체 메모리 구조 이해
* **SR/D 플립플롭:** CMOS 구현, 클록 동기 및 마스터-슬레이브 구성을 통한 디지털 논리 회로 동작 원리. * **반도체 메모리 구조:** RAM·ROM 종류, 셀 매트릭스, 디코더 기반 데이터 읽기/쓰기 메커니즘. * **고집적 메모리 기술:** 블록 분할 구조와 메모리 타이밍 최적화를 위한 핵심 설계 원리. |
||
|
[40강] RAM 셀
|
1:
08:
27
|
|
|
RAM (Random Access Memory) 셀 동작 분석
• RAM: SRAM은 6T셀 정적 래치 구조로 고속 비파괴 읽기를, DRAM은 1T1C셀 커패시터 구조로 고밀도 주기적 재생 및 파괴적 읽기를 특징함. • SRAM 동작: 사전 충전과 감지 증폭기를 활용한 비파괴 데이터 읽기 및 비트 라인 전압 제어를 통한 플립플롭 상태 전환 쓰기를 통해 정보를 처리함. • DRAM 동작: 워드 라인 부스팅으로 커패시터 충전하며, 누설 전류로 인한 주기적 재생과 파괴적 읽기 후 감지 증폭기 재기록이 필수적임. |
||
|
[41강] 감지증폭기와 주소 디코더(1)
|
0:
59:
27
|
|
|
감지 증폭기와 주소 디코더
• 감지 증폭기 개념: 메모리 셀의 미세 전위차를 풀 스윙 신호로 증폭하는 핵심 회로, 정귀환 CMOS 래치 기반 증폭기 원리 및 동작 과정. • 사전 충전 및 중립화: 감지 증폭기 초기화와 정확한 신호 감지 절차, DRAM 더미 셀 기반 차동 감지 방식 구조. • 차동 MOS 증폭기: 공통 모드 제거 및 차등 신호 증폭을 위한 대안적 설계, 시정수를 이용한 정량적 동작 분석. |
||
|
[42강] 감지증폭기와 주소 디코더(2)
|
0:
45:
52
|
|
|
감지 증폭기 및 주소 디코더와 펄스 생성 회로
• 감지 증폭기: 차동 증폭 방식으로 전류 스위칭 특성 및 소비 전력 분석 원리 이해. • 주소 디코더: 워드 및 비트 라인 선택을 위한 NOR 게이트 기반 동적 회로 구조, 사전 충전 기술과 트리 디코더 기능 분석. • 펄스 생성 회로: 링 발진기를 통한 주기 및 주파수 결정, 단일 안정 다진동 회로의 XOR 및 지연 회로 기반 단일 펄스 생성 메커니즘. |
||
|
[43강] 읽기 전용메모리, CMOS 영상센서
|
0:
36:
48
|
|
|
읽기 전용 메모리 및 CMOS 영상 센서
• 읽기 전용 메모리(ROM): 비휘발성 데이터 저장, 마스크, PROM, EPROM, EEPROM, 플래시 메모리 등 다양한 프로그래밍 및 소거 방식. • EPROM 동작 원리: 플로팅 게이트 트랜지스터에 고온 전자를 축적하여 데이터 프로그램 및 자외선으로 소거. • CMOS 영상 센서: 광전 다이오드가 빛을 전기 신호로 변환 후 AD 변환기로 디지털 영상 정보를 생성하는 기술. |
||
백주기 교수님
전자회로Ⅲ
