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반도체공정
전승준 교수
서울대학교 금속공학 석사과정
서울대학교 금속공학 박사졸업
서울대학교 금속공학 석사과정
서울대학교 금속공학 박사졸업
인하대학교
현) 유니와이즈 전임교수
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| 제목 | 강의시간 | 상세내용 |
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| 오리엔테이션 | ||
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[0강] OT
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반도체 공정 수업 오리엔테이션
• 반도체 공정 및 산업 구조: 전공정·후공정을 포함한 전체 제조 공정과 밸류체인(소재·부품·장비·설계·제조·패키징·테스트·완제품)의 역할 및 수업에서 다루는 범위 정리 • 수업 구성 및 학습 목표: 반도체 개요·웨이퍼·소자·단위 공정(CVD·PVD·식각·산화·이온 주입·CMP 등)·집적 공정·패키징·기술 동향을 통해 공정·소부장·소자 엔지니어 역량 확보, 교재 중심 사전·사후 학습 방법 • 진로 및 관련 학과: 반도체·전기전자·신소재·물리·화학·기계 등 관련 전공과 소자 제조사·소부장·후공정 업체로의 진출 경로 및 직무 연계성 개관 |
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| 1장. 반도체 개요 | ||
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[1강] 반도체 정의
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반도체 개요와 실리콘·도핑의 기초 개념 정리
• 반도체·전하 캐리어·밴드갭: 전기전도도와 밴드갭 크기에 따른 전도체·절연체·반도체 구분, 전자·정공 캐리어와 이동도에 따른 전도도 결정 원리 정리 • 반도체 재료와 실리콘 결정 구조: 4족·화합물 반도체의 특성 및 용도, 실리콘 다이아몬드 큐빅 구조·밴드갭·열산화막 형성 등 전자소자 기판으로서의 장점 정리 • 도핑·N형·P형 반도체와 이방성: 도핑에 의한 캐리어 제어와 저항 변화, N형·P형 형성 메커니즘, 실리콘 결정면((100),(110),(111)) 이방성과 공정·전기적 특성 차이 정리 |
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[2강] 반도체 역사와 산업의 발전
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반도체 역사와 산업 발전, 최소선폭·산업구조 정리
• 반도체 소자·공정 발전: 진공관→트랜지스터→IC→MOSFET→DRAM 소자 진화와 리소그래피·이온주입·식각·CMP 등 공정기술을 통한 미세화·고집적·고속·저전력화 구조 정리 • 최소선폭 및 집적도 개념: CD·Pitch·Design rule·Feature size 정의와 관계, 무어의 법칙 및 SSI~ULSI 집적도 분류를 통한 트랜지스터 수·메모리 용량 증가 구조 정리 • 반도체 산업 구조와 AI 시대 수요: IDM·Fabless·Foundry·OSAT 역할 분화와 공급망 체인, GPU·HBM 중심 인공지능 서버 확산에 따른 반도체 시장 성장 메커니즘 정리 |
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[3강] 반도체 소자 및 제조 공정
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반도체 소자 및 제조 공정 핵심 구조와 수율 개념 요약
• 반도체 소자·집적공정 구조: 도핑 기반 반도체 소자 기능, 이산소자·집적회로(IC) 구분, 웨이퍼 제조→소자 제조(FEOL/BEOL)→웨이퍼 테스트→패키징→패키지 테스트로 이어지는 전공정·후공정 및 CMOS 단면 구조 대응 정리 • 반도체 공정 분류 체계: Diffusion·Thin film·C&C·Photo·Etch 업무 분류와 웨이퍼 제조·산화·포토·식각·증착·이온주입·금속배선·EDS·패키징의 8대 공정 순서 및 각 공정의 역할·금속배선·패시베이션·와이어 본딩·모듈 패키징 기능 정리 • 반도체 공정 핵심 용어·수율: Recipe·Technology node(최소 선폭·Design rule)·Process integration(PI)·EDS 정의와 기능, 웨이퍼·패키지 레벨 테스트 수율과 누적 수율(Cumulative Yield) 계산식 및 공정 효율·원가와의 연계 개념 정리 |
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| 2장. 웨이퍼 제조 공정 | ||
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[4강] 단결정의 성장
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웨이퍼 제조 공정: 단결정 성장, CZ·FZ, 도핑 편석 핵심 정리
• Si 웨이퍼·결정 상태: 집적회로용 Si 단결정 웨이퍼의 고순도·저결함·평탄도·carrier mobility 요구 특성과 단결정·다결정·비정질 구조 차이 및 웨이퍼 제조 5단계(모래→MGS→TCS/SGS→단결정 인곳→웨이퍼 가공) 정리 • 실리콘 정제·CZ 성장: MGS 생산 후 TCS·SGS(지멘스 공정)로의 2·3단계 정제 구조와 CZ 단결정 성장에서 seed 결정, 인출·회전 조건, equilibrium/effective segregation coefficient(k0, ke) 정의 및 도핑 농도 분포·보론 농도/첨가량 계산 절차 정리 • FZ 성장·Zone refining: 도가니 미사용 RF 가열 방식의 FZ 단결정 성장 구조와 C·O 불순물 저감, 초고순도 웨이퍼용 특성, power·solar 디바이스 적용, 이동 멜트에 의한 불순물 한쪽 집중과 다중 패스 zone refining을 통한 불순물 농도 감소 원리 정리 |
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[5강] 웨이퍼 제조 과정
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웨이퍼 제조 공정: 공정 흐름, 방향 특성, 결함·게터링
• 웨이퍼 제조 공정 플로우·구조: 단결정 인곳 성장 후 연마·절단·에칭·폴리싱·세정·검사 및 옵션 에피택시로 웨이퍼 제작, 플랫/노치·다이·스크라이브 라인으로 방향·칩 단위 정의 • 웨이퍼 종류·면 방향 특성: 도핑 타입(n/p)·면 지수({100}/{111}/{110}) 조합으로 웨이퍼 규격 구성, {100} 면 기반 p-type 웨이퍼에서 cleaving·thermal oxidation·mobility 특성상 CMOS 공정에 최적 • 결함 종류·Gettering·Denuded Zone: 인곳 성장 기인 point/line/plane/3D 결함(OISF·COP 등)을 intrinsic/extrinsic gettering으로 내부 trap site에 집적시켜 표면부 denuded zone 형성, 소자 특성·신뢰성 향상 및 면/결정 방향 기반 MOSFET 레이아웃 최적화에 활용 |
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| 3장. 반도체 소자 | ||
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[6강] 소자의 종류와 구조
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반도체 소자의 종류와 구조, 트랜지스터·다이오드 동작 핵심 정리
• 반도체 소자 분류: 수동소자·능동소자, 이산회로·집적회로, 메모리·비메모리 구조와 기능 및 시스템 요구에 따른 설계·공정 기술 결정 • 수동소자·기생 성분: 저항·커패시터 구조와 전류 제한·전압 분배·에너지 저장 기능, 기생 저항·기생 커패시턴스에 의한 RC 지연·신호 왜곡·전력 손실 • PN 다이오드·트랜지스터: 공핍층·정류 원리와 순·역바이어스 IV 특성, BJT·FET(MOSFET)의 캐리어 종류·전극 구조·증폭·스위칭·디지털 논리 게이트 구현 원리 |
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[7강] MOSFET 소자 기술
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MOSFET 소자 기술과 구조·동작·제작 공정 핵심 정리
• MOS capacitor·FET·MOSFET 기본 개념: MOS capacitor 구조·정전용량 식과 FET의 전계 효과를 기반으로, Gate 전압으로 채널 캐리어를 제어하는 NMOS·PMOS MOSFET의 구조·동작 원리 및 동작 모드(accumulation·depletion·inversion·on) 정의 • MOSFET 전류 특성 및 파라미터: 포화 영역 drain current 식과 transfer/output 특성 곡선을 통해 μ, Cox, W/L, VGS, VTH의 역할을 정리하고, high-k 산화막 도입 등으로 Cox·mobility를 최적화하는 공정·설계 관점 파라미터 구분 • MOSFET 제작 공정 구조: 실리콘 웨이퍼에서 아이솔레이션 형성(field implantation·field oxide) → 게이트 형성(gate oxide·gate 전극) → source/drain 도핑 → ILD 증착 → 컨택·배선 및 body/well 픽업 형성으로 이어지는 공정 흐름과 각 단계의 기능 정리 |
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[8강] CMOS 소자 기술
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Summary Content:
CMOS 소자, CMOS 인버터, DRAM·NAND 구조 핵심 정리 • CMOS 소자·CMOS 인버터: nMOSFET–pMOSFET 상보 구조를 이용한 고집적·저전력 디지털 소자 및 인버터 회로의 gate/drain 공통 연결, pull-up·pull-down에 따른 논리 반전 동작 • CMOS 공정·전력 특성: n형 기판 위 P-well·n+·p+ 도핑과 ILD·메탈 배선으로 nMOS/pMOS를 집적 구현하며, CMOS 인버터는 정지 상태에서 VDD–VSS 직류 경로가 없어 NMOS 인버터 대비 정적 전력 소모 최소화 • DRAM·NAND 메모리 셀: DRAM 1C+1T 셀에서 capacitor charge 유무로 정보 저장 및 BL·WL 제어에 따른 ‘1’ write 절차, NAND 플래시 단일 nMOS(컨트롤 게이트·플로팅 게이트)에서 플로팅 게이트 charge에 의한 임계전압 변화로 비휘발성 정보 저장 |
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| 4장. 반도체 집적 공정 설비 | ||
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[9강] 청정실과 화학 물질
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반도체 공정 오염, 청정실 등급, 화학물질 정리 요약
• 반도체 공정 오염 및 수율: 오염물질 정의·킬러 디펙트 기준·결함 밀도/임계 영역/공정 스텝 수에 따른 수율 저하 메커니즘과 입자·금속 불순물·유기 오염·자연 산화막·ESD의 특성 및 소자 열화 영향 • 오염원 및 청정실/ESD 관리: 사람·공기·실내 구조·장비 기인 오염원과 청정실 개념·등급(Class 기준)·3층 구조·방진·정전기 방지 설비를 통한 입자/가스/온습도/압력 제어 시스템 • 반도체 공정용 화학물질·가스: 산·염기·용매 기반 세정·식각 케미컬(HF·HCl·H₂SO₄·H₃PO₄·NH₄OH·TMAH·DI water 등)과 일반/특수 가스의 종류·초고순도 요구·에칭·증착·질화·도핑 공정별 사용 및 안전 관리 특성 |
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[10강] 웨이퍼 세정 공정
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반도체 웨이퍼 세정 공정: DI water, RCA, 습식·건식 세정 정리
• 웨이퍼 세정 공정·DI water: 입자·유기물·금속·산화막·질화막 제거를 위한 Pre/Post-cleaning과 초순수(DI) 제조·rinse·chemical 희석 기능 정리 • 습식 세정·RCA 시퀀스: APM(SC-1), HPM(SC-2), SPM, HF/DHF, BOE, 인산, solvent 조성·주요 제거 대상·반응 원리와 Batch/Single 장비 기반 RCA 및 응용 세정 시퀀스 구조 • 건식 세정·In-situ cleaning: UV/O3·Plasma dry cleaning 메커니즘, 고 aspect ratio 구조 대응, cluster tool 기반 In-situ dry cleaning 개념 및 공정 연계 구조 |
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[11강] 진공과 플라즈마
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반도체 공정에서의 진공, MFP, 플라즈마 핵심 정리
• 진공·MFP·진공 장비: 진공의 정의·단위·필요성(오염 제어, MFP 조절, 웨이퍼 고정)과 MFP 식·압력/온도/입자반경 관계, 압력 구간별 진공 분류(저·중·고·초고진공)와 기체 거동, 챔버·게이지·MFC 구성 및 dry/Roots 펌프·TMP 구조와 단계적 펌핑 시퀀스 정리 • 플라즈마 물리 반응: 플라즈마 정의·전기적 중성·생성 조건(진공·가스·전기), Ionization·Dissociation·Radical·Excitation·Relaxation 반응 메커니즘과 glow discharge, sheath(dark space) 형성 원리 및 전자·이온 이동도 차이에 따른 구조적 특성 정리 • 플라즈마 공정 응용: 양이온 기반 physical bombardment(sputtering, ion implantation, dry etching)와 radical 기반 chemical reaction(PECVD, plasma cleaning, 화학적 dry etching) 역할 분리 및 MFP·진공도와 연계된 공정 조건 설계 원리 정리 |
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| 5장. 포토리소그래피 공정 | ||
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[12강] 포토 공정의 개요
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포토리소그래피 공정 개요와 포토레지스트, 정렬·노광, 공정 플로우 핵심 정리
• 포토리소그래피 및 핵심 요소: UV 계열 광원·마스크/레티클·포토레지스트를 이용해 웨이퍼에 미세 회로 패턴을 전사하며, 광원 파장과 분해능이 최소 패턴 크기·소자 스케일 다운·공정 비용 구조를 결정 • 포토레지스트 및 장비·공정 플로우: Solvent·Resin·Photosensitizer·Additive로 구성된 PR을 Vapor prime(HMDS)·Spin coating·Soft/Post/Hard bake·Exposure·Development(TMAH)·Inspection/Strip 순으로 처리하여 패턴을 형성·경화·마스크 레이어로 활용 • 정렬·오버레이·두께 제어: Alignment mark·Overlay mark를 이용해 x·y·θ 위치와 nm 단위 오버레이 오차를 관리하고, Spin coating 식 t = k p² / W를 통해 회전 속도로 PR 두께를 설계·제어하여 다층 공정 정합성과 패턴 품질을 확보 |
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[13강] 포토레지스트
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포토레지스트 구성과 패턴 형성 원리, Exposure dose·Contrast 정리
• 포토레지스트 및 패턴 형성 메커니즘: Resin–Photosensitizer–Solvent–Additive 구성, Positive(i-line Novolac–DNQ 체인 절단)·Negative(i-line Polyisoprene–Bis-azide 가교결합) PR의 용해도 변화와 이미지 반전, 해상도·접착력·공정 적용 영역 비교 • DUV용 CAR 포토레지스트와 PEB: Resin–PAG 기반 Chemically Amplified Resist 구조, 노광 시 산 생성과 PEB에서의 보호기 제거·용해도 증폭 메커니즘, i-line 대비 DUV 흡수 문제 해결과 고해상도 패턴 형성 역할 • 공정 제어 파라미터와 PR 제거: Exposure dose(단위면적당 에너지, ET와 마진 설정, PR 두께·developer 민감도 영향) 및 Contrast γ(ET/E1 기반 용해도 변화 기울기와 패턴 프로파일·공정 마진 지표), 공정 후 wet strip와 O₂ plasma ashing에 의한 PR 제거 방식 정리 |
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[14강] 정렬과 노광
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포토리소그래피 정렬과 노광, 광원·회절·NA·분해능·DOF 핵심 정리
• 광원·회절·분해능: UV/DUV/EUV 광원 파장, 마스크 패턴 회절에 따른 PR 이미지 왜곡, 분해능 정의와 한계 요인 정리 • 노광 방식과 NA: Contact/Proximity Shadow printing과 Projection printing 구조·분해능 비교, Reticle 축소 투영, NA 정의(NA = n sinθ)와 고NA 설계 개념 정리 • Rayleigh 식과 DOF: 분해능 식 R = k1·λ/NA, DOF 식 DOF = k2·λ/NA², λ·NA·k1·k2 변화에 따른 R–DOF 트레이드오프와 공정 마진 확보 원리 정리 |
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[15강] 포토 공정의 발전
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포토 공정의 발전과 Resolution Enhancement Technology 핵심 정리
• 분해능 한계와 k₁ 개선: 마스크 CD 감소로 고차 회절광 손실·이미지 콘트라스트 저하 발생, 파장·NA 유지 상태에서 k₁·k₂ 개선을 목표로 하는 RET 개념 정리 • 주요 RET 광학 기술: Off-Axis Illumination, Phase Shift Mask, Optical Proximity Correction을 통한 회절·간섭 제어 및 이미지 콘트라스트·DOF·CD 정확도 향상 원리와 설계 요소 요약 • 공정 보조·멀티 패터닝 기술: ARC·PEB로 반사·Standing wave 및 CAR 화학 증폭 제어, LELE·SADP 기반 Multi Patterning으로 pitch 분할·self-aligned 패터닝을 통한 분해능 한계 극복 구조 정리 |
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[16강] 포토 장비의 발전
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포토 장비의 발전: Contact Aligner부터 EUV Scanner까지 핵심 정리
• 포토 노광 장비 발전 단계: Contact Aligner(섀도우 1:1 전사) → Stepper(Projection step-and-repeat) → Scanner(step-and-scan, Slit 사용) → Immersion Scanner(NA 증가, DI water 매질) → EUV Scanner(λ=13.5 nm 반사식 광학) 구조와 분해능 특성 • 고분해능 구현 원리: NA와 분해능 관계(R = k₁λ/NA), Immersion lithography의 굴절률 증가와 Snell의 법칙 기반 고각 회절광 수용, Scanner의 수차 최소화 및 대면적 스캔 설계, Dry vs Immersion 분해능 정량 비교(약 0.69배) • EUV lithography 핵심 요소: LPP(Sn 플라즈마) EUV 광원 생성 단계와 저강도·고전력·초고진공 문제, Si/Mo 다층 Bragg 반사 미러와 전구간 반사 광학계, EUV 반사 마스크(멀티레이어–Absorber–Capping 구조) 및 ArF DUV 투과 마스크와의 구조·환경 차이 |
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| 6장. 식각 공정 | ||
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[17강] 식각 공정의 개요
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식각 공정 개요와 습식 식각 핵심 정리 (Etch rate, selectivity, loading 등)
• 식각 공정 및 주요 파라미터: Wet/Dry 식각 분류와 etch profile(등방성·이방성), etch rate·over etch·uniformity·etch bias 정의 및 제어 개념 • 선택비와 마스크/기판 보호: Etch selectivity(마스크 선택비, substrate selectivity), DOF·PR 두께·hard mask 적용, deep etch·high aspect ratio 패턴 형성 원리 • 습식 식각 메커니즘과 재료별 etchant: 확산·표면반응 기반 wet etch 원리와 HF/BOE(SiO2), H3PO4(Si3N4), HNO3+HF·KOH(Si 등방·이방 식각), KOH 결정면 의존성·ARDE·loading effects 및 Wet vs Dry etch 비교 |
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[18강] 건식 식각 공정
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건식 식각 공정: Chemical/Physical/RIE, 가스선정과 손상·EPD 핵심 정리
• 건식 식각 메커니즘: Chemical etching(플라즈마 레디컬 기반 등방 식각), Physical etching(이온 폭격 기반 이방 식각), RIE(이온 폭격+레디컬 반응·측벽 패시베이션 결합)으로 방향성·속도·손상 특성 규정 • 플라즈마·가스 조건 제어: 플라즈마 종(전자·이온·레디컬) 농도와 압력·파워·F/C 비·첨가 가스(O2, H2, Ar)·HDP-RIE 적용으로 휘발성 부산물 형성, 선택비, 이방성, 에치 속도 및 Etch damage 최적화 • 공정 제어·평가 개념: Etch target·Over/Under etch·선택비·잔류 마스크 두께를 기반으로 공정 마진 설계하고, F/Cl 계열 건식 식각 반응과 OES 기반 End Point Detection으로 막 제거 시점·PID를 정밀 제어 |
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[19강] 건식 식각 장비
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RF Self bias와 건식 식각 장비(RIE, HDP)의 구조와 원리 요약
• RF 플라즈마 및 Self(DC) bias: DC/RF 플라즈마 비교, Plasma/Floating/Sheath potential 구조와 전자·이온 이동도 차이에 따른 Self bias 형성 원리 및 Blocking capacitor·전극 면적 비 조절을 통한 이온 가속·Etch rate·Anisotropy 제어 • Dry etching 장비 구조 및 플라즈마 소스: Barrel·Parallel plate plasma etcher·RIE·HDP(ICP/ECR-RIE) 장비의 CCP/ICP/ECR 구조, 고밀도 플라즈마 형성, Chemical vs Physical etching 비율에 따른 Etch rate·Damage·Selectivity 특성 및 공정별 적용(ashing, cleaning, 미세 패턴, 3D NAND 등) • Self bias 및 공정 조건 설계: Asymmetric electrode 구조에서 Self bias 계산(V2−V1)과 Plasma source power vs Bias power 분리 제어를 이용한 이온 에너지·플라즈마 밀도 최적화로 High anisotropy·Low damage 조건 설계 방법 정리 |
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| 7장. 산화 공정 | ||
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[20강] 열 산화 공정의 개요
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열 산화 공정 개요와 Dry/Wet 산화 비교, 장비 및 예제 정리
• 열 산화 공정·SiO2 특성: 고온에서 O2/H2O로 SiO2 형성, 높은 bandgap·비저항·breakdown field와 낮은 Si/SiO2 계면 트랩 밀도를 갖는 고품질 절연막 및 diffusion mask 기능 • Dry/Wet 산화 및 메커니즘·응용: Dry/O2와 Wet/H2O 산화의 속도·밀도·전기적 특성·응용(gate oxide, field oxide, masking) 비교, SiO2 tetrahedron network 구조와 부피 팽창·스트레스, STI/LOCOS 등 소자 구조 내 활용 • 열 산화 공정 장비·가스·예제 계산: Furnace(batch)/Chamber(single), Horizontal/Vertical, Bubbler/Pyrogenic H2O 공급과 Recipe 단계(N2 분위기, O2+HCl 산화) 정리 및 SiO2 두께–Si 소모 두께(1000 Å → 440 Å) 계산 관계 이해 |
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[21강] 산화막의 성장 모델
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Si thermal oxidation Deal-Grove 모델과 성장 인자 정리
• Si thermal oxidation·Deal-Grove 모델: SiO2 성장 메커니즘(공급·확산·계면반응)과 $X^2+AX=B(t+\tau)$ 기본식, Linear(B/A)·Parabolic(B) 구간 및 얇은/두꺼운 산화막 성장 지배 인자(계면 반응 속도 vs 확산 속도) 정의 • 성장 상수·공정 인자: $k_s$, $D$, $C^*$, $N_1$ 기반 Linear/Parabolic rate constant, Arrhenius 온도 의존성, 가스 압력(Henry 법칙), Dry/Wet 분위기 차이, Si 면 방향(available Si bond 밀도)이 성장 속도에 미치는 영향 구조화 • 모델 한계·보정·계산: 얇은 Dry oxide에서 Deal-Grove 모델 한계와 Massoud 보정 개념, 초기 두께·시간 상수 처리, 주어진 A·B·$X_i$·t로 최종 산화막 두께 또는 소요 시간 계산 절차 정리 |
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[22강] 산화막의 특성
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산화막의 특성과 불순물 재분배, Oxide charge 및 Radical oxidation 개요
• 불순물 재분배와 편석계수: Thermal oxidation 중 dopant의 편석계수·확산속도·산화속도에 따른 재분포와 B/P pile‑up·out-diffusion이 산화속도·식각속도·접촉저항·Vth 변동 등 공정·소자 특성에 미치는 영향 • Oxide charge와 결함 제어: Qf·Qit·Qm·Qot의 정의·위치·발생 원인·CV 특성 및 누설전류·Vth shift·mobility 저하 영향과 Si 면 방향에 따른 결함 밀도 차이, Forming gas anneal·Cl 도핑을 통한 defect·mobile ion 저감 공정 • Thermal vs Radical oxidation: 고온 Thermal oxidation의 thermal budget·dopant 확산·두께 비균일 한계와 ISSG·Plasma 기반 Radical oxidation의 O*/OH* 라디칼을 이용한 저온·고속·면 방향 무관 균일 산화 원리 및 공정적 장단점 비교 |
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| 8장. 이온 주입 공정 | ||
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[23강] 도핑 공정의 개요
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도핑 공정 개요와 Thermal Diffusion vs Ion Implantation 정리
• 반도체 도핑 공정 개념: n형·p형 도펀트(P, As, B)로 전도도·Ion/Ioff·저항·누설 특성을 제어하며, shallow junction·anisotropic 프로파일·결함 최소화를 요구함 • Thermal diffusion 공정 모델: pre-deposition(무한 소스, erfc 프로파일)과 drive-in(총량 일정, Gaussian 프로파일)을 Fick 제2법칙·intrinsic/extrinsic diffusion·확산 계수(아레니우스 관계) 기반으로 분석해 농도 프로파일·junction depth를 설계함 • Ion implantation 및 CMOS 도핑 스킴: 이온 주입+RTA로 방향성 높은 정밀 도핑을 구현하며, Thermal diffusion과의 온도·마스크·프로파일·균일도·damage·처리량 차이를 비교하고, well·S/D·LDD·pocket/halo·VT adjust 등의 도핑 스킴으로 소자 특성을 최적화함 |
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[24강] 이온 주입 장비
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이온주입 공정의 장비 구조와 작동 원리 핵심 정리
• Ion implantation 공정 개념·특징: 도핑 가스 이온을 전기장으로 가속해 Si에 주입하는 저온·고순도·정밀 도핑 공정이며, lattice damage·channeling 보완을 위해 후공정(annealing) 필요 • Ion implanter 장비 구조·동작 원리: Ion source–Extraction–Analyzer(B-field m/q 분리)–Accelerator(K=q(Vext+Vacc))–Beam scan–End station(Faraday cup, in-situ dose Q(t)=1/(qA)∫I dt)로 구성되며, 고진공·스캔·전류 계측으로 에너지·dose·균일도 제어 • Ion implanter 분류·공정 적용: Medium/High current, High energy 장비로 나뉘며, 전류·에너지·dose 범위에 따라 VT adjust·Halo/Pocket·Source/Drain·gate poly·Deep well 등 서로 다른 도핑 공정에 최적 적용 |
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[25강] 이온 주입 공정
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이온 주입 공정: Stopping, 분포 모델, 데미지와 어닐링
• 이온 정지 메커니즘과 분포 모델: Nuclear/Electronic stopping 및 stopping power로 침투 깊이·damage 특성을 규정하고, LSS Gaussian·Pearson 분포로 Rp·ΔRp·N(x)·N0·Φ 관계와 실제 도핑 프로파일을 모델링함 • 이온 주입 프로파일·채널링·데미지: 이온 에너지·질량에 따른 B·As 침투 특성, channeling 및 억제(Screen oxide, tilt, PAI, heavy dopant), damage·amorphization·critical dose·SPE·EOR 결함과 TED 메커니즘으로 junction 형상·확산 거동을 결정함 • 어닐링 및 공정 최적화: Dose·전류·시간·면적으로부터 Φ 계산과 peak 농도 설계, Damage annealing과 electrical activation을 위한 RTA vs Furnace 특성 비교, TED 최소화를 위한 high-T/short-time RTA 기반 shallow junction 공정 전략 수립함 |
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| 9장. 박막 증착 공정 | ||
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[26강] 박막 증착 공정의 개요
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반도체 박막 증착 공정 개요와 PVD·CVD·ALD 비교, 박막 특성 정리
• 박막 증착 기술과 공정 분류: PVD·CVD·ALD·Electroplating·Spin coating의 원리·온도 범위·증착 속도·순도·적용 재료(금속·절연막·High-k·3D/high A/R 구조) 비교 정리 • 박막 구조·패턴 관련 특성: uniformity·aspect ratio·step coverage·conformity·overhang·gap-filling 정의와 high aspect ratio/3D 구조에서의 프로파일·void/defect 형성 메커니즘 정리 • 박막 기계·계면 특성: intrinsic/extrinsic(thermal) stress와 열팽창 계수 기반 응력 식·tensile/compressive 판단·wafer warpage·crack·delamination/peeling 및 adhesion(계면 결합, 열화 요인) 개념과 사례 정리 |
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[27강] 화학 기상 증착 공정
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CVD 증착 메커니즘과 Grove 모델 핵심 정리
• CVD 공정·핵생성 개념: 기체 전구체를 열·플라즈마로 활성화해 기판 표면에서 이종 핵생성과 성장으로 박막 형성, 기체 반응·경계층 확산·흡착·표면확산·표면반응·탈착·배기 등 단계적 메커니즘 정리 • Grove 증착 속도 모델: 기상 질량전달 플럭스와 표면반응 플럭스를 동일 조건으로 두어 $V=\frac{k_s h_g}{k_s+h_g}\frac{C_G}{N_S}$로 표현하고, $k_s \ll h_g$인 Surface-reaction-limited와 $k_s \gg h_g$인 Mass-transport-limited 구간을 온도·압력·장비(APCVD, LPCVD) 조건과 연계해 구분 • CVD 반응·소스 특성: Pyrolysis·Reduction·Oxidation·Compound formation 반응 유형과 무기 가스·MOCVD 전구체, 가스·버블러 공급 방식, SiH4·TEOS·DCS의 반응 온도, step coverage, film density 특성을 공정 열 예산·형상 충진·막질 요구에 따른 선택 기준으로 정리 |
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[28강] 화학 기상 증착 장비
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박막 증착 공정 – CVD 장비·막종류·ALD·SOD 요약
• CVD 공정·장비 엔티티: APCVD·LPCVD·PECVD·HDP CVD·MOCVD의 압력·온도·에너지원·step coverage·막 품질·생산성 차이와 적용 영역(STI/PMD/IMD gap-fill, passivation, poly/metal, Epi) 구조적 비교 • 막 종류·유전 특성 엔티티: USG, Doped Silicate Glass(PSG/BSG/BPSG/FSG), SOG/SOD(PSZ), HDP 산화막의 조성·도핑 목적(flow, low‑k, gap-fill, 평탄화, 기계적 강도) 및 step coverage·RC delay와의 관계 정리 • ALD·고 A/R 구조 엔티티: ALD self‑saturated cycle(A–purge–B–purge)에 의한 원자층 증착·완전 conformal coating 특성, HDP CVD·SOD에 의한 high A/R gap-fill 메커니즘과 DRAM capacitor·3D NAND·고속 interconnect(low‑k FSG에 의한 RC delay 감소) 적용 정리 |
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[29강] 물리 기상 증착법
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PVD 박막 증착: Evaporation·Sputtering 원리와 장비 비교
• PVD 개념 및 CVD 비교: 고체 타깃을 물리적으로 기화시키는 저온·고진공 박막 공정으로, 플라즈마·열 에너지 기반, 불순물 적으나 CVD 대비 박막 밀도·Uniformity·Step coverage 열세 특성 정리 • PVD 공정 및 장비 구조: Evaporation(thermal/e-beam)의 점소스·저에너지 증착과 Sputtering(DC·RF·Magnetron·Collimated·IMP·Reactive)의 플라즈마 이온 충돌·Self bias·자기장·각도 제어·2차 플라즈마·반응성 가스 활용 구조 및 박막 특성 비교 • Sputtering 심화 개념: DC/RF 동작 원리와 부도체 타깃 한계 해결, Magnetron·Collimated·IMP·Reactive sputtering의 플라즈마 밀도 향상·Bottom coverage 개선·화합물 박막 형성 목적과 Paschen 법칙을 이용한 최적 압력·방전개시전압 설계 이해 |
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[30강] 금속 배선(1)
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금속 배선 공정과 Al 인터커넥트의 이슈
• 인터커넥트·RC Delay 개념: FEOL/PEOL/BEOL 공정 구분, Contact/Via/ILD/Local·Global 배선 구조, 스케일다운에 따른 R·C 증가와 저저항 금속·Low-k 절연막 도입 필요성 정리 • Al 배선 신뢰성 이슈와 대책: Junction spiking·Electromigration·Stress migration의 메커니즘과 void/hillock 불량, Si·Cu alloying 및 Ti/TiN Barrier metal 적용을 통한 확산·응력 제어 원리 정리 • Metal/Si 컨택 및 Silicide·Barrier 금속: Ohmic·Schottky 접촉과 Schottky barrier 제어(Work function·Heavy doping·Silicide), TiSi2(C49→C54) 공정 단계, Ti/TiN·Ta/TaN Barrier metal의 확산 방지·adhesion·contact 저항 감소 기능 정리 |
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[31강] 금속 배선(2)
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박막 증착 기반 금속 배선(Cu, W, TiN)과 Low-k 절연막 정리
• 금속 배선 재료·공정: TiN(CVD/MOCVD/ALD)·W(LPCVD 2-step)·Cu(전기도금) 증착 특성과 barrier/plug/via/배선 적용, Electromigration·고온 안정성·저항 비교 • Damascene 배선 형성: Cu 전기도금·Superfilling(bottom-up filling)·유기 첨가제(Accelerator/Suppressor/Leveler)와 Single/Dual Damascene 공정 순서 및 고 AR gap-fill 메커니즘 • Low-k 절연막 및 RC delay: SiO2·FSG·OSG/CDO·SOG·Air gap의 k·밀도·구조 특성과 분극 약화·void 형성 전략을 통한 기생 C 감소와 RC delay(τ ∝ k) 저감 효과 정리 |
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| 10장. CMP 공정 | ||
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[32강] CMP 공정
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CMP 공정: Planarization 원리와 Oxide·Metal CMP, 제거율과 선택비
• Planarization 및 CMP 개념: Multilayer 배선 구조 단차 감소를 통한 thinning·단선·합선 결함 억제, Local(Doped oxide, SOG/SOD) 대비 CMP 기반 Global planarization의 공정 목적과 효과 • CMP 공정·메커니즘: Pad·slurry·carrier·conditioner 구성과 로딩–폴리싱–컨디셔닝–세정 단계, 화학적 연화 + 기계적 연마 메커니즘, Oxide CMP Cook’s model과 Metal CMP Kaufman model의 단계별 반응·연마 원리 • CMP 성능 지표: Removal rate와 Preston 식(RR = Kp·P·V) 인자 의존성, 재료 간 Selectivity 정의 및 설계(슬러리 화학·연마 입자·공정 조건), STI 공정에서 Oxide/Nitride 선택비를 이용한 잔류 막 두께 계산 구조 |
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[33강] CMP 장비
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CMP 장비 구조, Slurry 특성, Dishing/Erosion 이슈 요약
• CMP 장비 및 Slurry 구성: Wafer carrier/head–Membrane–Retainer ring–Platen–Polishing pad–Slurry–Pad conditioner 구조와 압력·상대속도·패드 상태를 통해 연마율과 균일도 제어, Silica/Ceria/Alumina 연마 입자와 화학 첨가제로 기계·화학 연마 동시 수행 • Slurry pH·제타 포텐셜·Ceria 메커니즘: pH와 Zeta potential로 입자 분산 안정성·Agglomeration·스크래치·선택비 제어, 공정별 pH 조건(Oxide/Cu/W) 설정, Ceria 슬러리의 Si–OH/Ce–OH 형성–탈수 축합–Ce–O–Si 결합–Self-stopping을 통한 Oxide/Nitride 고선택비 CMP 메커니즘 정리 • CMP 결함·Dummy 패턴·Preston 식: Dishing/Erosion 정의·발생 조건(패턴 밀도·선택비·압력 분포)·평탄도·저항·EM 영향과 Dummy pattern 밀도 균일화·Pad/Slurry/압력 최적화에 의한 저감, Preston 식 RR = Kp·P·V로 연마율 계산과 공정 시간 설계 정량화 |
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| 11장. 패키징 및 테스트 | ||
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[34강] 패키징 공정(1)
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반도체 패키징 공정과 인터커넥션 구조 핵심 정리
• 반도체 패키징 기초 개념: 칩 보호·전기적 연결·방열·집적도·성능 향상을 위한 후공정으로, 패키징 계층 구조(1st/2nd/3rd level)와 테스트(패키지·모듈·실장) 체계를 통해 완제품 시스템을 구성함 • 패키지 구조·재료 및 인터커넥션: 패키징 Substrate·Lead frame·Solder ball/bump·Molding compound·Underfill·EMC/헤르메틱 구조를 이용해 칩–기판–PCB 사이 전기적/기계적/열적 경로를 형성하고, Lead frame–Wire bonding–Flip chip으로 발전하며 I/O 밀도·배선 길이·신뢰성을 최적화함 • 패키징 공정 플로우와 단위 공정: Back grinding–Sawing(Dicing)–Die attach(Adhesive/Eutectic)–Wire bonding/Ball bonding–Encapsulation(EMC·Hermetic, Transfer molding)–Marking 순 공정에서 연마·절단·접합·본딩·몰딩·패키지 형성 절차와 장비·재료 특성을 통해 박막화·경박단소·고신뢰 패키지를 구현함 |
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[35강] 패키징 공정(2)
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반도체 어드밴스트 패키징: WLP, RDL, Flip Chip, Fan-in/Fan-out 핵심 정리
• Wafer Level Package(WLP)·Fan-in/Fan-out WLP: 웨이퍼 레벨에서 패키징을 완료해 패키지 ≒ 칩 크기 또는 칩 외곽까지 I/O를 확장함으로써 소형화·동시 공정·I/O 수 확장 및 고대역폭 구현 • Redistribution Layer(RDL)·Substrate 대체: 칩 상부 Pad를 재배선해 배치·피치를 재구성함으로써 기판 기능을 대체하고 패키지 박형화·고밀도 I/O·고속 신호 전송 구조 구현 • Flip Chip·Cu Pillar Bump: 범프 기반 직접 접합과 Cu Pillar + Solder cap 미세 피치 구조를 통해 인터커넥션 단축·전기적/열적 성능 향상·고집적·고성능 어드밴스트 패키지 실현 |
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[36강] 테스트 공정
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반도체 테스트 공정과 DRAM Refresh·수율·Burn-in 핵심 정리
• 반도체 테스트 공정 구조: Wafer test(EDS)–Package test–Module test 단계에서 DC/AC/Function 및 신뢰성 시험을 통해 전기적 특성·기능·수명을 검증하고 양품·불량을 선별함 • DRAM 동작 특성: 짧은 retention time을 갖는 휘발성 메모리로 Refresh time 주기에 따른 주기적 재충전이 필수이며, NAND Flash와 대비되는 비휘발성·데이터 유지 특성 차이를 가짐 • 수율·신뢰성 관리: Wafer 단계 EDS와 Redundancy 기반 Repair로 수율과 Cumulative yield를 향상시키고, Package 단계 Burn-in·HTOL·TDBI 및 Bathtub curve 분석으로 초기 불량 제거와 수명 예측·신뢰성 보증을 수행함 |
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| 12장. 반도체 소자와 공정 기술의 발전 | ||
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[37강] CMOS 집적공정(1)
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CMOS 집적공정 개요와 소자 미세화 대응 구조 핵심 정리
• CMOS 공정 통합 흐름: Well 형성→STI Isolation→Vth 조절→Gate stack→Source/Drain junction→Salicide→Interconnect→Passivation으로 NMOS/PMOS를 동시에 집적하는 전공정 통합 구조와 목적 정리 • Well·STI·Vth Modulation 구조: Twin/Triple/Retrograde Well과 Well first/STI first 공정 선택, STI의 Pad oxide/nitride·Liner oxide/nitride·Field oxide·CMP·Stripping 단계, 채널 근처 저에너지 이온주입을 이용한 Vth 개별 최적화 메커니즘 정리 • Gate·S/D·미세화 대응 구조: High-k/Metal gate에 의한 EOT 감소·누설전류 억제·Vth 안정화, LDD+Spacer 기반 이중 도핑 Source/Drain 구조, Halo/Pocket implant에 의한 전계·공핍영역 제어 및 Short channel effects(Vth roll-off, punch-through) 억제 원리 정리 |
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[38강] CMOS 집적공정(2)
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CMOS 집적공정: Salicide, 금속배선, MI, 저항측정
• Salicide 및 금속배선 구조: Self-aligned Silicide로 게이트·소스/드레인 컨택·Sheet 저항을 저감하고, PMD/IMD, W plug, Al 배선 및 Cu Dual Damascene, Passivation·Bonding pad로 멀티레이어 금속배선과 보호·I/O 구조 형성 • Metrology & Inspection(MI)와 계측 장비: 공정 중 박막 두께·저항·CD·Overlay·단차·Defect를 Ellipsometer, 4-point probe, Surface profiler 등 광학·전자빔 기반 장비로 모니터링하여 장비 이상 조기 검출·수율 향상 수행 • 저항 파라미터 및 계산: 4-point probe로 면저항 Rs를 I·V로 측정하고 ρ–t–Rs 관계(ρ = Rst, R = ρL/A, R = Rs·L/W)를 이용해 배선의 Sheet/Total 저항을 산출하여 금속 배선 설계 및 공정 평가에 적용 |
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[39강] 소자 미세화의 한계와 극복 방안
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반도체 소자 미세화의 한계와 극복 방안
• Dennard 스케일링 및 미세화 한계: 트랜지스터 기하·전압 동시 축소에 따른 집적도·속도·전력 특성 스케일링 법칙과 1 nm 근접 시 발생하는 SCE, 포토 분해능, 공정 난이도, 양자터널링, 경제성 등 물리·기술·경제적 한계 정의 • More Moore 전략과 공정·소자 혁신: ITRS 2016의 More Moore 관점에서 EUV/High-NA·멀티패터닝, ALD/ALE, Strain engineering, Shallow junction(레이저 어닐·플라즈마 도핑), 3D 트랜지스터(FinFET·GAA·CFET), 3D 적층(3D NAND·3D DRAM) 등 미세화 지속 기술 구조와 기능 정리 • New memory·시스템 확장 방향: FeRAM·PCRAM·ReRAM·MRAM 등 New memory의 스토리지 클래스 메모리 개념과 동작 원리, More than Moore·Beyond CMOS를 통한 기능 융합·새 물질·새 소자 개념 기반 후무어 시대 시스템 발전 방향 개관 |
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[40강] 인공지능 반도체
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인공지능 반도체와 이종집적·HBM 핵심 정리
• 인공지능 반도체·뉴로모픽·AI 가속기(CPU·GPU·NPU): 인간 뇌 구조 모방, 병렬·저전력 학습·추론 연산을 위한 프로세서·메모리 통합 시스템과 직렬 CPU 대비 GPU·NPU의 대규모 행렬 연산 가속 구조 정리 • 폰노이만 구조·SoC·이종집적(Heterogeneous Integration): CPU–메모리 분리·버스 병목과 Reticle·수율·공정 이질성 한계를 SoC·Chiplet·실리콘 인터포저·TSV·플립칩·하이브리드 본딩 기반 패키징으로 보완하는 집적 구조·설계 패러다임 정리 • HBM·In-Memory Computing(PIM·AIM): TSV 기반 3D DRAM 적층과 인터포저 연결을 통한 1024bit I/O·TB/s급 대역폭 계산 구조 및 메모리 내 연산(In-Memory Computing)으로 메모리 벽·전력 비효율을 완화하는 AI용 메모리 컴퓨팅 기술 정리 |
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전승준 교수님
반도체공정
